JPS61231649A - 回路モジユ−ル接続方式 - Google Patents
回路モジユ−ル接続方式Info
- Publication number
- JPS61231649A JPS61231649A JP7202985A JP7202985A JPS61231649A JP S61231649 A JPS61231649 A JP S61231649A JP 7202985 A JP7202985 A JP 7202985A JP 7202985 A JP7202985 A JP 7202985A JP S61231649 A JPS61231649 A JP S61231649A
- Authority
- JP
- Japan
- Prior art keywords
- switching means
- circuit module
- shift register
- connection data
- output
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数の回路モジュールの入出力線を選択接続す
る方式に関する。
る方式に関する。
［従来技術の説明］
複数の回路モジュールを備えたシステムにおいては、処
理目的に応じて各回路モジュールの接続形態を切り換え
るために、第２図に示されるような構成がとられている
。
理目的に応じて各回路モジュールの接続形態を切り換え
るために、第２図に示されるような構成がとられている
。
第２図において、ｌおよび２は回路モジュール、３ａ〜
３ｈは信号線である。各回路モジ１−ル１，２の入出力
線ａ −ｈは各信号線３ａ〜３ｈにスイッチング手段４
ａ〜４ｈ、５ａ〜５ｈを介して夫々接続されている。こ
のような構成で、例えば、信号線３ａの信号を回路モジ
ュール１の入出力線ａに与える場合には、スイッチング
手段４ａを制御して回路モジュール１の入出力線ａを信
号線３ａに接続する。また、例えば、回路モジュールｌ
の入出力線すの出力信号を回路モジュール２の入出力線
すに与える場合には、スイッチング手段４ｂと５ｂとを
制御して回路モジュール１および２の夫々の入出力！ｉ
ｂを信号線３ｂを介して接続する。 ゛ スイッチング手段４ａ〜４ｈ、５ａ〜５ｈの制御として
従来おこなわれていたもののうち、木発明に関連するも
のとしては、各スイッチング手段にマイクロコンピュー
タのＩ１０素子の出力ポートを５と′）−’ｊ７）割り
当て・各１−トの出力竺、号工夫々のスイッチング手段
を制御するものがある。
３ｈは信号線である。各回路モジ１−ル１，２の入出力
線ａ −ｈは各信号線３ａ〜３ｈにスイッチング手段４
ａ〜４ｈ、５ａ〜５ｈを介して夫々接続されている。こ
のような構成で、例えば、信号線３ａの信号を回路モジ
ュール１の入出力線ａに与える場合には、スイッチング
手段４ａを制御して回路モジュール１の入出力線ａを信
号線３ａに接続する。また、例えば、回路モジュールｌ
の入出力線すの出力信号を回路モジュール２の入出力線
すに与える場合には、スイッチング手段４ｂと５ｂとを
制御して回路モジュール１および２の夫々の入出力！ｉ
ｂを信号線３ｂを介して接続する。 ゛ スイッチング手段４ａ〜４ｈ、５ａ〜５ｈの制御として
従来おこなわれていたもののうち、木発明に関連するも
のとしては、各スイッチング手段にマイクロコンピュー
タのＩ１０素子の出力ポートを５と′）−’ｊ７）割り
当て・各１−トの出力竺、号工夫々のスイッチング手段
を制御するものがある。
しかしながら、このような方式では、スイッチング手段
の数と同数の出力ポートを用意する必要があるため、ス
イッチング手段の数が多くなればＩ１０素子の数を増や
す必要があり、Ｉ１０制御用ノブログラムを新たに作成
しなければならず、また、Ｉ１０素子の増加と共にデコ
ーダ等のＩ１０周辺素子が更に必要になるなどの一問題
点があ。
の数と同数の出力ポートを用意する必要があるため、ス
イッチング手段の数が多くなればＩ１０素子の数を増や
す必要があり、Ｉ１０制御用ノブログラムを新たに作成
しなければならず、また、Ｉ１０素子の増加と共にデコ
ーダ等のＩ１０周辺素子が更に必要になるなどの一問題
点があ。
る。
［発明の目的］
本発明は上記観点に基づいてなされたもので、その目的
は、Ｉ１０素子を増加することなくスイッチング手段の
増加に対応できる回路モジュール接続方式を提供するこ
とにある。
は、Ｉ１０素子を増加することなくスイッチング手段の
増加に対応できる回路モジュール接続方式を提供するこ
とにある。
［目的を達成するための手段］
本発明においては、複数の回路モジュールの入出力線を
夫々別個のスイッチング手段を介して複“ °数采の信
号線に接続し、各スイッチング手段を制４御して各回路
モジュールの選択接続を行なう接続方式において、シフ
トレジスタのパラレル出力の各々を前記スイッチング手
段の夫々の制御信号として割り当て、前記シフトレジス
タにシリアル入力される接続データの夫々のビットを各
スイッチング手段の制御に対応させ、前記シフトレジス
タのパラレル出力で各スイッチング手段を制御すること
によって、上記目的を達成する。
夫々別個のスイッチング手段を介して複“ °数采の信
号線に接続し、各スイッチング手段を制４御して各回路
モジュールの選択接続を行なう接続方式において、シフ
トレジスタのパラレル出力の各々を前記スイッチング手
段の夫々の制御信号として割り当て、前記シフトレジス
タにシリアル入力される接続データの夫々のビットを各
スイッチング手段の制御に対応させ、前記シフトレジス
タのパラレル出力で各スイッチング手段を制御すること
によって、上記目的を達成する。
［発明の実施例］
第１図は本発明の一実施例を示す構成図である。
・ 回路モジュールｌ、２．・・・、ｎは任意数もうけられ
ている。各回路モジュール１− ｎの入″出力線ａ−ｈ
は、第２図で述べたように、夫々スイッチング手段４ａ
〜４ｈ、５ａ 〜５ｈ、ｎａ−ｎｈを介して各信号線
３ａ〜３ｈに接続されている。スイッチング手段４ａ
〜４ｈ、５ａ 〜５ｈ、ｎａ 〜ｎｈは、例えばリレー
あるいはスイッチングトランジスタ等で構成されている
。
・ 回路モジュールｌ、２．・・・、ｎは任意数もうけられ
ている。各回路モジュール１− ｎの入″出力線ａ−ｈ
は、第２図で述べたように、夫々スイッチング手段４ａ
〜４ｈ、５ａ 〜５ｈ、ｎａ−ｎｈを介して各信号線
３ａ〜３ｈに接続されている。スイッチング手段４ａ
〜４ｈ、５ａ 〜５ｈ、ｎａ 〜ｎｈは、例えばリレー
あるいはスイッチングトランジスタ等で構成されている
。
、１０Ａ、ＩＯＢ、・・・、１ＯＮはシフト、！／ジス
タで、それらのパラレル出力端子ＱＯ”Ｑ７が各そイツ
チング手段４ａ 〜４ｈ、５ａ７５ｈ、ｎａ 〜ｎｈに
個々的に対応尊続されている。第１シフトレジスタＩＯ
Ａのデータ入力端子ＤＴは、制御用マイクロコンピュー
タｌｌのＩ１０素子１１０（７ｐひとつの出力ポートに
接続されている。第２シフトレジスタＩＯＢのデータ入
力端子ＤＴは第１シフ）レジスタＩＯＡのシリアル出力
端子Ｑｓ Ｋ接続されており、順次、シリアル出力端子
９ＱＳと１デｉり内力端子ＤＴとの接続を介して第ｎど
フトにジス４１ＯＮまで直列に接続されている。各シフ
トレジスタＩＯＡ〜ＩＯＮのクロック端子ＣＬ。
タで、それらのパラレル出力端子ＱＯ”Ｑ７が各そイツ
チング手段４ａ 〜４ｈ、５ａ７５ｈ、ｎａ 〜ｎｈに
個々的に対応尊続されている。第１シフトレジスタＩＯ
Ａのデータ入力端子ＤＴは、制御用マイクロコンピュー
タｌｌのＩ１０素子１１０（７ｐひとつの出力ポートに
接続されている。第２シフトレジスタＩＯＢのデータ入
力端子ＤＴは第１シフ）レジスタＩＯＡのシリアル出力
端子Ｑｓ Ｋ接続されており、順次、シリアル出力端子
９ＱＳと１デｉり内力端子ＤＴとの接続を介して第ｎど
フトにジス４１ＯＮまで直列に接続されている。各シフ
トレジスタＩＯＡ〜ＩＯＮのクロック端子ＣＬ。
ストローブ信号入力端子ＳＴおよびアウトイットイ声−
フル端子ＯＥは、シントパルス、ストローブ信号および
イネーブル信号を各レジスタに同時に与えるために、夫
々共通とされてＩ／、０−Ｊｌ子１１０の３つの出力ポ
ートに夫々接続されている。最終段のシフトレジスタＩ
ＯＮのシリアル出力端子Ｑｓは、Ｉ１０素子１１０のひ
とつの入力ポートに接続されている。
フル端子ＯＥは、シントパルス、ストローブ信号および
イネーブル信号を各レジスタに同時に与えるために、夫
々共通とされてＩ／、０−Ｊｌ子１１０の３つの出力ポ
ートに夫々接続されている。最終段のシフトレジスタＩ
ＯＮのシリアル出力端子Ｑｓは、Ｉ１０素子１１０のひ
とつの入力ポートに接続されている。
Ｉ１０素子１１０には、更に、接続データおよびテスト
パターンが入力されると共に、ひとつのホードからエラ
ー表示が出力される。接続データは、各イツチング手段
４ａ〜４ｈ 、５ａ〜５ｈ＊ ｎ ａ ケ、ｎ 、ｈの
制御データで、Ｉ１０素子１１０を介してＲＡＭ１１３
に格納された後、第１シフトレジスタＬ ９ Ａのデー
タ入力端子ＤＴに与えられ、条。第１シントレジスタＬ
ＯＡのデータ入力端子ＤＴに与えられる接続データは、
スイッチング手段４ａ〜４、ｈ、５ａ 〜５ｈ、ｎａ−
ｎｈの個数と同数のビット数からなるシリアルデータで
、各ビットがスイッチング手段４ａ〜４ｈ、５ａ〜５ｈ
、ｎａｘｎｈの夫々に個々的に対応しており、例えば状
態ｒｌＪでは回路モジュールの入出力線が信号線に接続
され、状態「０」では切り離される。エラ、−表示はシ
フトレジスタ、ｌＯＡ〜１ＯＮの動作エラーを表示する
もので、この動作エラーは、第１シフトレジスタＩＯＡ
のデータ入力端子ＤＴに送出されたテストパターンと最
終段のシフトレジスタＩＯＮのシリアル出力端子Ｑｓか
ら得られる当該テストパターンとの比較に基づいて、検
出される。第１シフトレジスタＩＯＡのデータ入力端子
ＤＴに与えられるテストパターンは、接続データと同数
のビット数で構成された任意の内容をもつシリアルデー
タで、接続データと共にＲＡＭ１１３に格納される。
パターンが入力されると共に、ひとつのホードからエラ
ー表示が出力される。接続データは、各イツチング手段
４ａ〜４ｈ 、５ａ〜５ｈ＊ ｎ ａ ケ、ｎ 、ｈの
制御データで、Ｉ１０素子１１０を介してＲＡＭ１１３
に格納された後、第１シフトレジスタＬ ９ Ａのデー
タ入力端子ＤＴに与えられ、条。第１シントレジスタＬ
ＯＡのデータ入力端子ＤＴに与えられる接続データは、
スイッチング手段４ａ〜４、ｈ、５ａ 〜５ｈ、ｎａ−
ｎｈの個数と同数のビット数からなるシリアルデータで
、各ビットがスイッチング手段４ａ〜４ｈ、５ａ〜５ｈ
、ｎａｘｎｈの夫々に個々的に対応しており、例えば状
態ｒｌＪでは回路モジュールの入出力線が信号線に接続
され、状態「０」では切り離される。エラ、−表示はシ
フトレジスタ、ｌＯＡ〜１ＯＮの動作エラーを表示する
もので、この動作エラーは、第１シフトレジスタＩＯＡ
のデータ入力端子ＤＴに送出されたテストパターンと最
終段のシフトレジスタＩＯＮのシリアル出力端子Ｑｓか
ら得られる当該テストパターンとの比較に基づいて、検
出される。第１シフトレジスタＩＯＡのデータ入力端子
ＤＴに与えられるテストパターンは、接続データと同数
のビット数で構成された任意の内容をもつシリアルデー
タで、接続データと共にＲＡＭ１１３に格納される。
ＣＰＵＩＩＩは、ＲＯＭＩ １２の制御プログラムに従
って、接続データの送出制御およびテストパターンの送
出制御、ならびにテストパターンに基づいて各シフトレ
ジスタＩＯＡ〜ＩＯＮの動作チェックを行なう。ＣＰＵ
ＩＩＩのこのような機能は以下の動作説明でより明確に
理解される。
って、接続データの送出制御およびテストパターンの送
出制御、ならびにテストパターンに基づいて各シフトレ
ジスタＩＯＡ〜ＩＯＮの動作チェックを行なう。ＣＰＵ
ＩＩＩのこのような機能は以下の動作説明でより明確に
理解される。
以上のごとき構成で、接続データおよびテストパターン
はＩ１０素子１１０を介して予めＲＡＭ１１３に格納さ
れる。この状態で、各シフトレジスタＩＯＡ〜ＩＯＮの
アウトプットイネーブル端子ＯＥをインアクティブとし
各レジスタのＩＯＡ〜ＩＯＮの出力を停止状態において
、第１シフトレジスタＩＯＡのデータ入力端子ＤＴにテ
ストパターンがシリアル転送される。レジスタＩＯＡ〜
１ＯＮにテストパターンがセットされた後、接続データ
が第１シフトレジスタＩＯＡのデータ入力端子ＤＴにシ
リアル転送される。
はＩ１０素子１１０を介して予めＲＡＭ１１３に格納さ
れる。この状態で、各シフトレジスタＩＯＡ〜ＩＯＮの
アウトプットイネーブル端子ＯＥをインアクティブとし
各レジスタのＩＯＡ〜ＩＯＮの出力を停止状態において
、第１シフトレジスタＩＯＡのデータ入力端子ＤＴにテ
ストパターンがシリアル転送される。レジスタＩＯＡ〜
１ＯＮにテストパターンがセットされた後、接続データ
が第１シフトレジスタＩＯＡのデータ入力端子ＤＴにシ
リアル転送される。
接続データの転送で、最終段のシフトレジスタＩＯＨの
シリアル出力端子Ｑｓから先にセットされたテストパタ
ーンが１ビツトづつＩ１０素子１１０を介してＣＰＵＩ
ＩＩに取り込まれる。ＣＰＵＩＩＩでは、このシリアル
出力端子から得られたテストパターンと格納されている
テストパターンとを比較し、相違があればシフトレジス
タ１０Ａ〜ＩＯＮの動作に異常があるものとしてエラー
表示出力を与える。エラー表示は例えばＬＥＤの点灯そ
の他の手段で行なわれる。これにより、シフトレジスタ
ＩＯＡ〜ＩＯＮの動作異常が外部から認識可能となる。
シリアル出力端子Ｑｓから先にセットされたテストパタ
ーンが１ビツトづつＩ１０素子１１０を介してＣＰＵＩ
ＩＩに取り込まれる。ＣＰＵＩＩＩでは、このシリアル
出力端子から得られたテストパターンと格納されている
テストパターンとを比較し、相違があればシフトレジス
タ１０Ａ〜ＩＯＮの動作に異常があるものとしてエラー
表示出力を与える。エラー表示は例えばＬＥＤの点灯そ
の他の手段で行なわれる。これにより、シフトレジスタ
ＩＯＡ〜ＩＯＮの動作異常が外部から認識可能となる。
先のテストパターンに代わって接続データがシフトレジ
スタＩＯＡ〜ＩＯＮにセットされた時点で、各レジスタ
ＩＯＡ〜ＩＯＮにストローブ信号が与えられ、これによ
ってレジスタＩＯＡ〜１ＯＮにセットされた接続データ
がラッチされ、次いで、各レジスタｌ０Ａ−１ＯＮにイ
ネーブル信号が与えられる。この結果、各レジスタＩＯ
Ａ〜ＩＯＮのパラレル出力端子Ｑｏ ”Ｑ７から接続デ
ータに従った制御信号が、各スイッチング手段４ａ 〜
４ｈ 、５ａ 〜５ｈ 、ｎａ−ｎｈに与えられる。こ
れにより、ビット「１」が与えられたスイッチング手段
は回路モジュールの入出力線を信号線に接続し、ビット
「Ｏ」が与えられたスイッチング手段は入出力線を信号
線から切り離すことになる。
スタＩＯＡ〜ＩＯＮにセットされた時点で、各レジスタ
ＩＯＡ〜ＩＯＮにストローブ信号が与えられ、これによ
ってレジスタＩＯＡ〜１ＯＮにセットされた接続データ
がラッチされ、次いで、各レジスタｌ０Ａ−１ＯＮにイ
ネーブル信号が与えられる。この結果、各レジスタＩＯ
Ａ〜ＩＯＮのパラレル出力端子Ｑｏ ”Ｑ７から接続デ
ータに従った制御信号が、各スイッチング手段４ａ 〜
４ｈ 、５ａ 〜５ｈ 、ｎａ−ｎｈに与えられる。こ
れにより、ビット「１」が与えられたスイッチング手段
は回路モジュールの入出力線を信号線に接続し、ビット
「Ｏ」が与えられたスイッチング手段は入出力線を信号
線から切り離すことになる。
別の接続データのセットは、先の接続データのラッチを
解除して、第１シフトレジスタＩＯＡのデータ入力端子
ＤＴに当該別の接続データをシリアル転送し、この接続
データがセットされた時点で、上述と同様に、各レジス
タｌ０Ａ−１ＯＮのパラレル出力端子ＱＯ〜Ｑ７から各
スイッチング手段４ａ 〜４ｈ、５ａ 〜５ｈ、ｎａ−
ｎｈに当該接続データに従う制御信号を与える。
解除して、第１シフトレジスタＩＯＡのデータ入力端子
ＤＴに当該別の接続データをシリアル転送し、この接続
データがセットされた時点で、上述と同様に、各レジス
タｌ０Ａ−１ＯＮのパラレル出力端子ＱＯ〜Ｑ７から各
スイッチング手段４ａ 〜４ｈ、５ａ 〜５ｈ、ｎａ−
ｎｈに当該接続データに従う制御信号を与える。
［発明の効果］
以上説明したように本発明によれば、シフトレジスタの
接続データをシリアル転送し、当該シフトレジスタのパ
ラレル出力で各スイッチング手段を制御して、回路モジ
ュールの選択接続を行なうこととしたので、接続データ
の転送に用いられるＩ１０ポートはひとつで足り、従っ
てスイッチング手段の数が多くなってもＩ１０素子の数
を増やす必要がなく、また、スイッチング手段の増加に
伴ないシフトレジスタのパラレル出力数を増大しても、
制御プログラム上のシフト回数の変更のみで対応するこ
とができ、新たにプログラムを作成 ・する必要
はない。
接続データをシリアル転送し、当該シフトレジスタのパ
ラレル出力で各スイッチング手段を制御して、回路モジ
ュールの選択接続を行なうこととしたので、接続データ
の転送に用いられるＩ１０ポートはひとつで足り、従っ
てスイッチング手段の数が多くなってもＩ１０素子の数
を増やす必要がなく、また、スイッチング手段の増加に
伴ないシフトレジスタのパラレル出力数を増大しても、
制御プログラム上のシフト回数の変更のみで対応するこ
とができ、新たにプログラムを作成 ・する必要
はない。
第１図は本発明の一実施例を示す構成図、第２図は複数
の回路モジュールの接続構成の説明図である。 １．２．・・・、ｎ：回路モジュール ａ−ｈ：入出力線 ３ａ〜３ｈ：信号線 ４ａ 〜４ｈ 、 ５ａ 〜５ｈ 、 ｎａ−ｎｈ ニ
スイツチング手段
の回路モジュールの接続構成の説明図である。 １．２．・・・、ｎ：回路モジュール ａ−ｈ：入出力線 ３ａ〜３ｈ：信号線 ４ａ 〜４ｈ 、 ５ａ 〜５ｈ 、 ｎａ−ｎｈ ニ
スイツチング手段
Claims (1)
- 複数の回路モジュールの入出力線を夫々別個のスイッチ
ング手段を介して複数本の信号線に接続し、各スイッチ
ング手段を制御して各回路モジュールの選択接続を行な
う接続方式において、シフトレジスタのパラレル出力の
各々を前記スイッチング手段の夫々の制御信号として割
り当て、前記シフトレジスタにシリアル入力される接続
データの夫々のビットを各スイッチング手段の制御に対
応させ、前記シフトレジスタのパラレル出力で各スイッ
チング手段を制御することを特徴とする回路モジュール
接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202985A JPS61231649A (ja) | 1985-04-05 | 1985-04-05 | 回路モジユ−ル接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202985A JPS61231649A (ja) | 1985-04-05 | 1985-04-05 | 回路モジユ−ル接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61231649A true JPS61231649A (ja) | 1986-10-15 |
Family
ID=13477575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202985A Pending JPS61231649A (ja) | 1985-04-05 | 1985-04-05 | 回路モジユ−ル接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231649A (ja) |
-
1985
- 1985-04-05 JP JP7202985A patent/JPS61231649A/ja active Pending
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