JPS61231648A - シリアルインタフエ−ス方式 - Google Patents
シリアルインタフエ−ス方式Info
- Publication number
- JPS61231648A JPS61231648A JP60070912A JP7091285A JPS61231648A JP S61231648 A JPS61231648 A JP S61231648A JP 60070912 A JP60070912 A JP 60070912A JP 7091285 A JP7091285 A JP 7091285A JP S61231648 A JPS61231648 A JP S61231648A
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- JP
- Japan
- Prior art keywords
- data
- clock
- circuit
- processing unit
- line
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕、１
本発明は、入出力装置とデータ処理装置との間で双方向
通信を制御するシリアルインタフェース方式に係り、特
にデータ処理装置が入出力□ 装−置にコマンドを転送
するに好適なシリアルインタフェース方式に関する。
通信を制御するシリアルインタフェース方式に係り、特
にデータ処理装置が入出力□ 装−置にコマンドを転送
するに好適なシリアルインタフェース方式に関する。
従来、特開昭５８−５１４５１号公報に記載されるよう
に２本のインタフェース線で双方向通信が可能であるが
、しかしデータ処理製蓋から入出力装置に対しての通信
はリセット命令とデータ１゜転送禁止の２つの機能のみ
であり、入出力装置に対する多様なコマンド転送の機能
については配慮されていないという問題がある。
に２本のインタフェース線で双方向通信が可能であるが
、しかしデータ処理製蓋から入出力装置に対しての通信
はリセット命令とデータ１゜転送禁止の２つの機能のみ
であり、入出力装置に対する多様なコマンド転送の機能
については配慮されていないという問題がある。
本発明の目的は、上記問題に対処して、入出力装置とデ
ータ処理装置との間においてデータ線上で入出力装置を
主局としたポーリングを行なって双方向通信をしながら
、データ処理装置によりり四ツク線を制御して入出力装
置にコマンドを転送することができるシリアルインタ７
゜エース方式を提供下ることにある。
ータ処理装置との間においてデータ線上で入出力装置を
主局としたポーリングを行なって双方向通信をしながら
、データ処理装置によりり四ツク線を制御して入出力装
置にコマンドを転送することができるシリアルインタ７
゜エース方式を提供下ることにある。
、上記目的を！成するために１本発明はＩ、中＊ネ１
処理装置と、主記憶装置と中央処理装置のバスに一統さ
れているシリアルシータ送受信回路とクロック送信回路
を含むデータ処理装置と、入゛出力装置間の５インタフ
エースに関し、前記データ処理装置と前記入出力装置と
の間を結ぶ双方向のシリアルデータな転送するためのデ
ータ線とデータ線上のデータの転送タイミングの同期の
ためのクロック線により構成され、入出力″装置を主局
としたポーリングをクロック線のり四。
れているシリアルシータ送受信回路とクロック送信回路
を含むデータ処理装置と、入゛出力装置間の５インタフ
エースに関し、前記データ処理装置と前記入出力装置と
の間を結ぶ双方向のシリアルデータな転送するためのデ
ータ線とデータ線上のデータの転送タイミングの同期の
ためのクロック線により構成され、入出力″装置を主局
としたポーリングをクロック線のり四。
ツク（同期したタイミングでデータ線上に送出して双方
向通信するとともに、デ−タ処理装置がクロック線上の
り田ツクを制御し゛て入出力装置に対するデータ転送指
示と制御指示をすることを特徴とする。
向通信するとともに、デ−タ処理装置がクロック線上の
り田ツクを制御し゛て入出力装置に対するデータ転送指
示と制御指示をすることを特徴とする。
以下、本発明の一実施例を図面により詳細に説明する。
・Ｃ・１．第１
図はいわゆるパーソナルコンビ具−夕の′ ようなデー
タ処理装置に本発明のシリアルイン、′、タフェー一方
式を適用した構成を示すブロック□ 第１図においてア
ドレス、データ及び制御線、、、ヶｔ、ツユヶ、２．ユ
４．よ、Ｌ’ ｙ ｉ ＆ ’ ｌ ’）ａオ構成要素
間においてアドレス；データ□及び制御信号の必要な転
送を行なうために上記基本構成要素を相元接続する。基
本構成要素に献例えば中央処理装置（ＣＰＵ ） Ｉ
、ランダムアクセス１、。
図はいわゆるパーソナルコンビ具−夕の′ ようなデー
タ処理装置に本発明のシリアルイン、′、タフェー一方
式を適用した構成を示すブロック□ 第１図においてア
ドレス、データ及び制御線、、、ヶｔ、ツユヶ、２．ユ
４．よ、Ｌ’ ｙ ｉ ＆ ’ ｌ ’）ａオ構成要素
間においてアドレス；データ□及び制御信号の必要な転
送を行なうために上記基本構成要素を相元接続する。基
本構成要素に献例えば中央処理装置（ＣＰＵ ） Ｉ
、ランダムアクセス１、。
、メ硲り（ＲＡＭ ＞ ２．読出専用記憶装置（ＲＯ８
）５、シリアルデータ送受信回路６．クロック送信回路
フ□９表示装置アダプタ８が含まれる。キ。
）５、シリアルデータ送受信回路６．クロック送信回路
フ□９表示装置アダプタ８が含まれる。キ。
□ −ボー゛ド制御回路＋２＆’！キーボード１５に
ケーブル１４で接続門れキー′ボード１５と同一筐体に
実°鋏さ１−。
ケーブル１４で接続門れキー′ボード１５と同一筐体に
実°鋏さ１−。
れてい□る。また”キニボ―□ド制御回路讐之＆Ｘデー
タ。
タ。
線９によりシリアルデータ送受信回路６に接続され、ク
ロック線１０によりり四ツク送信回路７゜に接続されて
いる。陰極線管表示装置（ＣＲＴ ）１５はケーブル１
１により表示装置アダプタ８に接、（・ ５ ・ 続されている。割り込み要求線５はシリアルデータ送受
信回路６から中央処理装置（ｃｐｕ ）・１・に、接続
されている。 ）、 ・ □以下、シリアルデ
ータ送受信回路６及びり１ツク送信回路７及びキーボー
ド制御回路１２の動作例を示す。
：まず、中央処理装置（ＣＰＵ ）−１’”に
゛電源が・入れ、られるとり田ツク送信圃路７は第２図
で示され・るよ、５にり四ツク線１０に出・力していた
ｍ一定周期（本実施例ではＳ藝Ｓ゛〜ａｏｏｔｔｓの可
変値）の゛クロッ１．。
ロック線１０によりり四ツク送信回路７゜に接続されて
いる。陰極線管表示装置（ＣＲＴ ）１５はケーブル１
１により表示装置アダプタ８に接、（・ ５ ・ 続されている。割り込み要求線５はシリアルデータ送受
信回路６から中央処理装置（ｃｐｕ ）・１・に、接続
されている。 ）、 ・ □以下、シリアルデ
ータ送受信回路６及びり１ツク送信回路７及びキーボー
ド制御回路１２の動作例を示す。
：まず、中央処理装置（ＣＰＵ ）−１’”に
゛電源が・入れ、られるとり田ツク送信圃路７は第２図
で示され・るよ、５にり四ツク線１０に出・力していた
ｍ一定周期（本実施例ではＳ藝Ｓ゛〜ａｏｏｔｔｓの可
変値）の゛クロッ１．。
、・りを停止する。例えば本実□・施例では２′ｏ惰Ｓ
以上の。
以上の。
間１．論理１１”Ｋして、いる。、キー′ボー、ド・・
制御回路。
制御回路。
１２はこれを検出してクロックが停止状・原にあ・る。
ことを認識し、キーボード１５及び今、−ボテ下・制−
御回路１２にリセットをかける。（リセットが終了゛・
する、とクロック送信回路７は再び・り１：＋！７）′
を、送ｌ信しはじめる。、するとキｉ−１＋−、ニド制
に回□路、１′艶はＸ、第、 ５＝ｖＡＫ示されるよう
゛にシリ、ブ・ルデータ送受゛偵・回路６に対、シ゛て
答合せ゛信’−％ （二Ｅ；ｔＱ ）”をデータ・・線
９くに上記り四ツクに同期して一肝カするゝ。゛例えば
１・ ４ ・ ＠＋１１０００００００００００００”というビット列
で答合せ信号（ＥＮＱ ）を表わす。とれに対・して、
シリアルデータ送受信回路６は送信すべきデーよが無゛
い時は資定・応答信号（ＡＣＫ ）を自動的にデータ線
９に出力するＪ例えば＠０００００００１００００ｄＯ
００”・というビがド列で肯定応答（、ＡＣＫ ）を表
わす。□パキーボード制御回路１２はシリアルデータ送
受信回路’ｌ＋より實是応答信号（ＡＣＫ ）が送られ
ているか・ぎり、間合せ信号（ｇＮＱ ）を送信し続け
、゛レリ′アルデ・二□り・・送受信回路６は中央処理
−＠ （ＣＰＵ）１より、゛−ｉ−ンドｊ送゛信要求が
あるまで答合せ信号（ＢＮＱ；）Ｋ対して肯定応答信号
（ＡＣＫ ）’を送信□する−０ ｌ−’、ｐ
、 ；’： □ 、、４、
、。
御回路１２にリセットをかける。（リセットが終了゛・
する、とクロック送信回路７は再び・り１：＋！７）′
を、送ｌ信しはじめる。、するとキｉ−１＋−、ニド制
に回□路、１′艶はＸ、第、 ５＝ｖＡＫ示されるよう
゛にシリ、ブ・ルデータ送受゛偵・回路６に対、シ゛て
答合せ゛信’−％ （二Ｅ；ｔＱ ）”をデータ・・線
９くに上記り四ツクに同期して一肝カするゝ。゛例えば
１・ ４ ・ ＠＋１１０００００００００００００”というビット列
で答合せ信号（ＥＮＱ ）を表わす。とれに対・して、
シリアルデータ送受信回路６は送信すべきデーよが無゛
い時は資定・応答信号（ＡＣＫ ）を自動的にデータ線
９に出力するＪ例えば＠０００００００１００００ｄＯ
００”・というビがド列で肯定応答（、ＡＣＫ ）を表
わす。□パキーボード制御回路１２はシリアルデータ送
受信回路’ｌ＋より實是応答信号（ＡＣＫ ）が送られ
ているか・ぎり、間合せ信号（ｇＮＱ ）を送信し続け
、゛レリ′アルデ・二□り・・送受信回路６は中央処理
−＠ （ＣＰＵ）１より、゛−ｉ−ンドｊ送゛信要求が
あるまで答合せ信号（ＢＮＱ；）Ｋ対して肯定応答信号
（ＡＣＫ ）’を送信□する−０ ｌ−’、ｐ
、 ；’： □ 、、４、
、。
”中央処理襞・置・（ＣＰＵ ） ｒ′からシリ−アル
デー・槍、“送゛受信・回路６７に対しでプマシＰ送信
要求があ」る−。
デー・槍、“送゛受信・回路６７に対しでプマシＰ送信
要求があ」る−。
と答合せ信・・号゛（−ｍＱ’）Ｋ対してプ脅ンＰ送信
モ応答す・る。゛本実施例ではキーボード１６０種類を
答合わせるｗＲＬＪ：１→シトを発行したことを示して
いる。このＷＲＵコマンドに対し゛で岑・−昶二゛ド制
御回路１２はシリアルデータ送受信直路６゛′に緻・別
符号（ｉＤＤ ）をＴＥＸＴとして送信する。この識別
符号（ｉＤＤ ）により、中央処理装置（ＣＰＵ ）１
はキーボードの種類によってキーボード１５の種類を認
識し処理を変えることができる。シリアルデータ送受信
回路６は識別符号（ｉＤＤ ）を。
モ応答す・る。゛本実施例ではキーボード１６０種類を
答合わせるｗＲＬＪ：１→シトを発行したことを示して
いる。このＷＲＵコマンドに対し゛で岑・−昶二゛ド制
御回路１２はシリアルデータ送受信直路６゛′に緻・別
符号（ｉＤＤ ）をＴＥＸＴとして送信する。この識別
符号（ｉＤＤ ）により、中央処理装置（ＣＰＵ ）１
はキーボードの種類によってキーボード１５の種類を認
識し処理を変えることができる。シリアルデータ送受信
回路６は識別符号（ｉＤＤ ）を。
受信すると割り込み制御線５を論理“１”にして。
データを受けとったことを示す。中央処理装置（ＣＰＵ
） ｌがシリアルデータ送受信回路６に対して割り込
みリセット要求を出すまでの間は、シリアルデータ送受
信回路６は次のデータの受。
） ｌがシリアルデータ送受信回路６に対して割り込
みリセット要求を出すまでの間は、シリアルデータ送受
信回路６は次のデータの受。
信の準備ができていないことをキーダート制御回路１２
に示すため、例えば打鍵したキーに対応したデータ（Ｋ
ＢＤ ）をＴＥＸＴとしてキーボード制御回路１２より
受信すると、否定応答信号（ＮＡＫ）をデータ線９に出
力しデータ受信する準備ができていないことをキーボー
ド制御回路１２に知ら。
に示すため、例えば打鍵したキーに対応したデータ（Ｋ
ＢＤ ）をＴＥＸＴとしてキーボード制御回路１２より
受信すると、否定応答信号（ＮＡＫ）をデータ線９に出
力しデータ受信する準備ができていないことをキーボー
ド制御回路１２に知ら。
せる。たとえば” ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ
”というビット列で否定応答信号（ＮＡＫ ）を表わす
。キーボード制御回路１２は否定応答信号（ＮＡＫ ）
を受信すると肯定応答信号（ＡＣＫ ）を受信するまで
、は同一のデータ即′らキーに対応したデータ（ＫＢＤ
）を否定応答に対して送り続ける。
”というビット列で否定応答信号（ＮＡＫ ）を表わす
。キーボード制御回路１２は否定応答信号（ＮＡＫ ）
を受信すると肯定応答信号（ＡＣＫ ）を受信するまで
、は同一のデータ即′らキーに対応したデータ（ＫＢＤ
）を否定応答に対して送り続ける。
中央処理装置（ＣＰＵ ） ｌがシリアルデータ送受信
回路６に対して割り込みリセット要求を出すと、割り込
み制御？＄５が論理″０″となりシ。
回路６に対して割り込みリセット要求を出すと、割り込
み制御？＄５が論理″０″となりシ。
リアルデータ送受信回路６はデータ受信可となる。この
状態でシリアルデータ送受信回路６が打鍵したキーに対
応したデータ（ＫＢＤ ）をキーボード制御回路１２よ
り受信するとキーボード制御回路１２に対し肯定応答信
号（ＡＣＫ ）を送信し、１割り込み制御線５を論理°
ｊ”として中央処理装Ｎ （ＣＰＵ ） １に対してデ
ータを受信したことを知らせる。
状態でシリアルデータ送受信回路６が打鍵したキーに対
応したデータ（ＫＢＤ ）をキーボード制御回路１２よ
り受信するとキーボード制御回路１２に対し肯定応答信
号（ＡＣＫ ）を送信し、１割り込み制御線５を論理°
ｊ”として中央処理装Ｎ （ＣＰＵ ） １に対してデ
ータを受信したことを知らせる。
本実施例によれば、入出力装置とデータ処理装置の間の
データ通信を、入出力装置を主局と。
データ通信を、入出力装置を主局と。
したポーリングをデータ処理装置の制御するクロックに
同期して行なうために、データ処理装置は現在転送して
いるデータとは無関係にクロックを変化させることＫよ
って入出力装置にコマンドを転送することができる。ま
た、データ□・ ７ 処理装置はクロックの周期を変化させることによりデー
タ転送速度を任意に変化することができる。さらに、デ
ータ処理装置を主局としたポーリングを行なっているた
め、データ処理装置はポーリングの間隔を測定すること
により、ハードウェアの故障１例えばインタフェースケ
ーブルの未接続もしくは断線等を容易に検出することが
できる。
同期して行なうために、データ処理装置は現在転送して
いるデータとは無関係にクロックを変化させることＫよ
って入出力装置にコマンドを転送することができる。ま
た、データ□・ ７ 処理装置はクロックの周期を変化させることによりデー
タ転送速度を任意に変化することができる。さらに、デ
ータ処理装置を主局としたポーリングを行なっているた
め、データ処理装置はポーリングの間隔を測定すること
により、ハードウェアの故障１例えばインタフェースケ
ーブルの未接続もしくは断線等を容易に検出することが
できる。
以上の説明から明らかなように１本発明によ１゜れば、
入出力装置とデータ処理装置の間のデータ通信を入出力
装置を主局としたポーリングをデータ処理装置の制御す
るクロックに同期して行なうために、データ処理装置は
現在転送しているデータとは無関係にクロックを変化さ
せることにより入出力装置にコマンドを転送できるとい
う効果が得られる。
入出力装置とデータ処理装置の間のデータ通信を入出力
装置を主局としたポーリングをデータ処理装置の制御す
るクロックに同期して行なうために、データ処理装置は
現在転送しているデータとは無関係にクロックを変化さ
せることにより入出力装置にコマンドを転送できるとい
う効果が得られる。
第１図は本発明の一実施例の構成を示すブ豐ツク図、第
２図は第１図に示されたり四ツク送信回路におけるリセ
ットのタイミングを説明するための図、第５図は本発明
の一実施例における双方向通信のプロトコルを説明する
ための図。 である。 １・・・中央処理装置（（１’ＰＵ ）２・・・ランダ
ムアクセスメモリ（ＲＡＭ ） 。 ５・・・読取り専用記憶装置（ＲＯ８）４・・・システ
ムノ々ス ５・・・割り込み制御線 ６・・・シリアルデータ送受信回路 ４．１７・
・・クロック送信回路 ８・・・表示装置アダプタ １２・・・キーボード制御回路 １５・・・陰極線表示管（（、’ＲＴ ）１５・・・キ
ーボード
２図は第１図に示されたり四ツク送信回路におけるリセ
ットのタイミングを説明するための図、第５図は本発明
の一実施例における双方向通信のプロトコルを説明する
ための図。 である。 １・・・中央処理装置（（１’ＰＵ ）２・・・ランダ
ムアクセスメモリ（ＲＡＭ ） 。 ５・・・読取り専用記憶装置（ＲＯ８）４・・・システ
ムノ々ス ５・・・割り込み制御線 ６・・・シリアルデータ送受信回路 ４．１７・
・・クロック送信回路 ８・・・表示装置アダプタ １２・・・キーボード制御回路 １５・・・陰極線表示管（（、’ＲＴ ）１５・・・キ
ーボード
Claims (1)
- １、中央処理装置と、主記憶装置と該中央処理装置のバ
スに接続されているシリアルデータ送受信回路とクロッ
ク送信回路を含むデータ処理装置と、入出力装置間のイ
ンタフェースに関し、前記データ処理装置と前記入出力
装置との間を結ぶ双方向のシリアルデータを転送するた
めのデータ線と該データ線上のデータの転送タイミング
の同期のためのクロック線により構成され前記入出力装
置を主局としたポーリングを前記クロック線のクロック
に同期したタイミングで前記データ線上に送出して双方
向通信するとともに前記データ処理装置が前記クロック
線上のクロックを制御して前記入出力装置に対するデー
タ転送指示と制御指示をすることを特徴とするシリアル
インタフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070912A JPS61231648A (ja) | 1985-04-05 | 1985-04-05 | シリアルインタフエ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070912A JPS61231648A (ja) | 1985-04-05 | 1985-04-05 | シリアルインタフエ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61231648A true JPS61231648A (ja) | 1986-10-15 |
Family
ID=13445196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070912A Pending JPS61231648A (ja) | 1985-04-05 | 1985-04-05 | シリアルインタフエ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231648A (ja) |
-
1985
- 1985-04-05 JP JP60070912A patent/JPS61231648A/ja active Pending
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