JPS61230518A - 固体リレー - Google Patents
固体リレーInfo
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- JPS61230518A JPS61230518A JP61074387A JP7438786A JPS61230518A JP S61230518 A JPS61230518 A JP S61230518A JP 61074387 A JP61074387 A JP 61074387A JP 7438786 A JP7438786 A JP 7438786A JP S61230518 A JPS61230518 A JP S61230518A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/13—Modifications for switching at zero crossing
- H03K17/133—Modifications for switching at zero crossing in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固体リレーに関し、特にＭＯ８ＦＥＴ装置を用
いたＡＣスイッチおよび固体リレーに閤する。
いたＡＣスイッチおよび固体リレーに閤する。
［従来の技術］
電気機械式のリレーに比べ、固体リレーはいくつかの長
所がある。たとえば、寿命が長いこと、接点のはね返り
がないこと、低い電圧でオンするため負荷に対する電磁
干渉およびストレスが減少することなどである。典型的
な従来の固体リレーは装置のスイッチングのためトライ
アックおよびＳＣＲ部材を利用している。
所がある。たとえば、寿命が長いこと、接点のはね返り
がないこと、低い電圧でオンするため負荷に対する電磁
干渉およびストレスが減少することなどである。典型的
な従来の固体リレーは装置のスイッチングのためトライ
アックおよびＳＣＲ部材を利用している。
［発明が解決しようとする問題点］
これらの部材は固体リレーに用いられたときいくつかの
欠点がある。これらの固体リレーは通常製造が非常に高
コストとなり、漏洩電流が大きく、偽のトリガーを受け
やすい。また、従来の固体リレーは、高インピーダンス
論理回路およびＣＭＯ８論理回路と両立させることが容
易ではない。
欠点がある。これらの固体リレーは通常製造が非常に高
コストとなり、漏洩電流が大きく、偽のトリガーを受け
やすい。また、従来の固体リレーは、高インピーダンス
論理回路およびＣＭＯ８論理回路と両立させることが容
易ではない。
本発明はＭＯＳＦＥＴの新規な使用方法により従来の固
体リレーの欠点をなくすものである。
体リレーの欠点をなくすものである。
本発明の主要な目的は特に低電力ＡＣ用の新規な固体リ
レーを提供することにある。本発明の他の目的は偽のト
リガーを防ぎスイッチ電力消費を最少にする固体リレー
を提供することにある。
レーを提供することにある。本発明の他の目的は偽のト
リガーを防ぎスイッチ電力消費を最少にする固体リレー
を提供することにある。
本発明のさらに他の目的は高インピーダンス論理回路お
よびＣＭＯ８論理回路との互換性を容易に持たせ得る固
体リレーを提供することにある。
よびＣＭＯ８論理回路との互換性を容易に持たせ得る固
体リレーを提供することにある。
本発明の他の目的は交流電源の電圧の零点通過の時にの
みオンする固体リレーを提供することにある。
みオンする固体リレーを提供することにある。
本発明の他の目的は交流電源の電流の零点通過の時にの
みオフする固体リレーを提供することにある。
みオフする固体リレーを提供することにある。
［問題点を解決するための手段］
本出願の第１の発明は、上記問題点を解決するために、
インピーダンス負荷および交流電源と共に用いられる制
御信号に応動する固体リレーを、負荷および電力源に接
続され、制御信号および電源の電圧のほぼ零の通過に応
動し、固体リレーをオンし、これにより負荷を電源に接
続する手段と、負荷および電源に接続され、制御信号お
よび電源の電流のほぼ零の通過に応動し、固体リレーを
オフし、これにより負荷を電源から切り離す手段とから
構成した。
インピーダンス負荷および交流電源と共に用いられる制
御信号に応動する固体リレーを、負荷および電力源に接
続され、制御信号および電源の電圧のほぼ零の通過に応
動し、固体リレーをオンし、これにより負荷を電源に接
続する手段と、負荷および電源に接続され、制御信号お
よび電源の電流のほぼ零の通過に応動し、固体リレーを
オフし、これにより負荷を電源から切り離す手段とから
構成した。
また、第２の発明は、インピーダンス負荷および交流電
源と共に用いられる、制御信号に応動する固体リレーを
、前記負荷と電源との接続および切り離しを行なう、第
２のスイッチ手段に直列接続された第１のスイッチ手段
を備え、前記第１および第２のスイッチ手段は、前記負
荷と直列接続され、前記電源は前記第１および第２のス
イッチ手段および前記負荷の直列接続の両端間に接続さ
れ、前記固体リレーはさらに、前記第１のスイッチ手段
を流れる電流を検知し、前記第１のスイッチ手段に接続
された第１の手段を備え、前記第１の電流検知手段は前
記１のスイッチ手段を流れる電流がほぼ零であることを
示す第１の電流検知信号を出力し、前記固体リレーはさ
らに、前記第２のスイッチ手段を流れる電流を検知し前
記第２のスイッチ手段に接続された第２の手段を備え、
前記第２の検知手段は前記２のスイッチ手段を流れる電
流がほぼ零であることを示す第２の電流検知信号を出力
し、前記固体リレーはさらに、前記第１および第２のス
イッチ手段の両端間および前記第１および第２のスイッ
チ手段の共通の節点に接続され、前記電力源の電圧がほ
ぼ零を通過したとき電圧検知信号を発生するた前記電力
源の電圧を検知する手段を備え、前記固体リレーはさら
に、前記第１および第２のスイッチ手段を制御する手段
を備え、前記制御手段は前記制御信号、前記第１および
第２の電流検知信号および前記電圧検知信号を受け、前
記制御手段は、少なくとも前記第１および第２のスイッ
チ手段に接続されて、前記第１および第２のスイッチ手
段をオンまたはオフさせ、前記制御手段は、前記第１お
よび第２のスイッチ手段を流れる電流が略零であること
を示す前記第１および第２の電流検知信号を受け、かつ
前期制御信号がオフを示しているとき前記第１および第
２のスイッチ手段をオフさせ、前記制御手段は、前記第
１および第２のスイッチ手段の両端間電圧がほぼ零であ
ることを示す電圧検知信号を受け、かつ前記制御信号が
オンを示してているとき前記第１および第２のスイッチ
手段をオンさせ、前記第１および第２のスイッチ手段を
オフおよびオンさせると負荷と前記電源とがそれぞれ切
り離しおよび接続されることを特徴としている。
源と共に用いられる、制御信号に応動する固体リレーを
、前記負荷と電源との接続および切り離しを行なう、第
２のスイッチ手段に直列接続された第１のスイッチ手段
を備え、前記第１および第２のスイッチ手段は、前記負
荷と直列接続され、前記電源は前記第１および第２のス
イッチ手段および前記負荷の直列接続の両端間に接続さ
れ、前記固体リレーはさらに、前記第１のスイッチ手段
を流れる電流を検知し、前記第１のスイッチ手段に接続
された第１の手段を備え、前記第１の電流検知手段は前
記１のスイッチ手段を流れる電流がほぼ零であることを
示す第１の電流検知信号を出力し、前記固体リレーはさ
らに、前記第２のスイッチ手段を流れる電流を検知し前
記第２のスイッチ手段に接続された第２の手段を備え、
前記第２の検知手段は前記２のスイッチ手段を流れる電
流がほぼ零であることを示す第２の電流検知信号を出力
し、前記固体リレーはさらに、前記第１および第２のス
イッチ手段の両端間および前記第１および第２のスイッ
チ手段の共通の節点に接続され、前記電力源の電圧がほ
ぼ零を通過したとき電圧検知信号を発生するた前記電力
源の電圧を検知する手段を備え、前記固体リレーはさら
に、前記第１および第２のスイッチ手段を制御する手段
を備え、前記制御手段は前記制御信号、前記第１および
第２の電流検知信号および前記電圧検知信号を受け、前
記制御手段は、少なくとも前記第１および第２のスイッ
チ手段に接続されて、前記第１および第２のスイッチ手
段をオンまたはオフさせ、前記制御手段は、前記第１お
よび第２のスイッチ手段を流れる電流が略零であること
を示す前記第１および第２の電流検知信号を受け、かつ
前期制御信号がオフを示しているとき前記第１および第
２のスイッチ手段をオフさせ、前記制御手段は、前記第
１および第２のスイッチ手段の両端間電圧がほぼ零であ
ることを示す電圧検知信号を受け、かつ前記制御信号が
オンを示してているとき前記第１および第２のスイッチ
手段をオンさせ、前記第１および第２のスイッチ手段を
オフおよびオンさせると負荷と前記電源とがそれぞれ切
り離しおよび接続されることを特徴としている。
また第３の発明では、インピーダンス負荷および交流電
源と共に用いられる、制御信号に応動する固体リレーを
制御する方法において、前記負荷および前記電源に接続
された前記リレーを、前記制御信号に応じ、かつ前記交
流電源の電圧が略零を通過したとき前記固体リレーをオ
ンにして、前記負荷を前記電源に接続し、前記負荷およ
び前記電源に接続された前記リレーを、前記制御信号に
応じ、かつ前記交流電源の電流が略零を通過したとき前
記固体リレーをオフにして、前記負荷を前記電源から切
り離すことにより固体リレーを制御する。
源と共に用いられる、制御信号に応動する固体リレーを
制御する方法において、前記負荷および前記電源に接続
された前記リレーを、前記制御信号に応じ、かつ前記交
流電源の電圧が略零を通過したとき前記固体リレーをオ
ンにして、前記負荷を前記電源に接続し、前記負荷およ
び前記電源に接続された前記リレーを、前記制御信号に
応じ、かつ前記交流電源の電流が略零を通過したとき前
記固体リレーをオフにして、前記負荷を前記電源から切
り離すことにより固体リレーを制御する。
［発明の作用］
本発明はインピーダンス負荷および交流電源と共に用い
られる、制御信号に応動する固体リレーに関するもので
ある。制御信号は固体リレーがインピーダンス負荷に接
続すべき時を示すのに用いられる。固体リレーは直列接
続され、ソースとソースが接続された構造の２つのＭ
Ｏ５５Ｆ Ｅ Ｔを用いている。負荷はＭＯ８ＦＥＴ装
置と直列接続され、該直列回路全体はＡＣ電源の両端間
に接続されている。固体リレーの回路の一部は制御信号
および電源の電圧の零点通過に応動して固体リレーをオ
ンさせる。固体リレーの回路の他の部分は制御信号およ
び負荷を流れる交流電流の零点通過に応動して固体リレ
ーをオフさせる。
られる、制御信号に応動する固体リレーに関するもので
ある。制御信号は固体リレーがインピーダンス負荷に接
続すべき時を示すのに用いられる。固体リレーは直列接
続され、ソースとソースが接続された構造の２つのＭ
Ｏ５５Ｆ Ｅ Ｔを用いている。負荷はＭＯ８ＦＥＴ装
置と直列接続され、該直列回路全体はＡＣ電源の両端間
に接続されている。固体リレーの回路の一部は制御信号
および電源の電圧の零点通過に応動して固体リレーをオ
ンさせる。固体リレーの回路の他の部分は制御信号およ
び負荷を流れる交流電流の零点通過に応動して固体リレ
ーをオフさせる。
［実施例］
以下図面を参照して本発明の実施例について説明する。
尚図面の各図において、同一の符号は同様の部材を示す
。
。
本発明の新規な固体リレーは第１図のブロック図に示し
である。交流電源１０は高圧側の節点Ａおよび中性節点
Ｎに接続されている。インピーダンス負荷１２は節点Ｂ
およびＮに接続されている。
である。交流電源１０は高圧側の節点Ａおよび中性節点
Ｎに接続されている。インピーダンス負荷１２は節点Ｂ
およびＮに接続されている。
第１のスイッチ１４は第２のスイッチ１６と共通の節点
（ノード）Ｃにおいて直列接続され、この組み合わせは
負荷と直列に節点ＡおよびＢ１１１に接続されている。
（ノード）Ｃにおいて直列接続され、この組み合わせは
負荷と直列に節点ＡおよびＢ１１１に接続されている。
かくして、第１および第２のスイッチ１４および１６が
ｍじると、負荷が交流電源１０の両端間に接続される。
ｍじると、負荷が交流電源１０の両端間に接続される。
「浮いている（フローティング）」電ｌ１１８は節点Ｃ
を基準としており、制御回路２０に電力を与えるため電
圧を発生する。制御回路２０は出力線２２により第１お
よび第２のスイッチ１４および１６を制御する。制御回
路２０は端子りから入力１２４を介して送られる制御信
号を受ける。この制御信号は典型的にはＣＭＯ８論理回
路から供給されるものである。
を基準としており、制御回路２０に電力を与えるため電
圧を発生する。制御回路２０は出力線２２により第１お
よび第２のスイッチ１４および１６を制御する。制御回
路２０は端子りから入力１２４を介して送られる制御信
号を受ける。この制御信号は典型的にはＣＭＯ８論理回
路から供給されるものである。
制御回路２０は、第１のスイッチ１４および１６の両端
間の電圧を、節点ＡおよびＢに接続された線２６お、よ
び２８を介して監視（モニター）する。
間の電圧を、節点ＡおよびＢに接続された線２６お、よ
び２８を介して監視（モニター）する。
制御回路２０はまた、スイッチ１４を流れる電流を、ｌ
１３０および３２により監視し、スイッチ１６を流れる
電流を線３４および３２により監視する。
１３０および３２により監視し、スイッチ１６を流れる
電流を線３４および３２により監視する。
制御手段２０は、端子りに与えられた制御信号に応動し
かつ電源１０の交流電源の電圧がほぼ零となったときに
スイッチ１４および１６をオンして、これにより負荷を
交流電源１０に接続する。
かつ電源１０の交流電源の電圧がほぼ零となったときに
スイッチ１４および１６をオンして、これにより負荷を
交流電源１０に接続する。
制御手段２０は端子りに与えられたＩｌ］Ｉｌｌ信号に
応動しかつ電源１０の交流電源の電流がほぼ零となった
ときにスイッチ１４および１６をオフして、これにより
負荷を交流電源１０から切り離す。
応動しかつ電源１０の交流電源の電流がほぼ零となった
ときにスイッチ１４および１６をオフして、これにより
負荷を交流電源１０から切り離す。
回路のこの様な動作は第２図に概略的に示されている。
データ信号３６は２つの低い電圧レベル閤で動作する典
型的な論理信号であってもよい。
型的な論理信号であってもよい。
その信号は、１つの電圧レベルのとき、固体リレーのオ
フ状態を示し、第２の電圧レベルのときは固体リレーの
オン状態を示す。曲線３８は電１１１０の電圧の変化を
示す。時点４０において・固体リレー装置は固体リレー
がオンすべきであることを示すデータ信号３６を受ける
。しかし、固体リレーは、電源１０の電圧が零軸を通過
する時点４１までオンしない。時点４１において、固体
リレーはオンし負荷を電源１０に接続する。曲線４２お
よび４４は負荷１２の両端間の電圧および負荷１２を流
れる電流を示す。本発明の詳細な説明のため負荷１２と
して、電圧とは位相の異なる電流を流すものが選ばれて
いる。時点４６において、データ信号３６は固体リレー
がオフすべきであることを指示する。しかし、固体リレ
ーは、負荷の電流４．４が零点を通過する時点４８まで
オフしない。
フ状態を示し、第２の電圧レベルのときは固体リレーの
オン状態を示す。曲線３８は電１１１０の電圧の変化を
示す。時点４０において・固体リレー装置は固体リレー
がオンすべきであることを示すデータ信号３６を受ける
。しかし、固体リレーは、電源１０の電圧が零軸を通過
する時点４１までオンしない。時点４１において、固体
リレーはオンし負荷を電源１０に接続する。曲線４２お
よび４４は負荷１２の両端間の電圧および負荷１２を流
れる電流を示す。本発明の詳細な説明のため負荷１２と
して、電圧とは位相の異なる電流を流すものが選ばれて
いる。時点４６において、データ信号３６は固体リレー
がオフすべきであることを指示する。しかし、固体リレ
ーは、負荷の電流４．４が零点を通過する時点４８まで
オフしない。
第３図は本発明のより詳細なブロック図で、各ブロック
内の回路部材を示している。好ましい実施例においては
、第１のスイッチ１４および第２のスイッチ１６はソー
スとソースが接続された電界効果トランジスタ（ＦＥＴ
）である。ＦＥＴ１４および１６のソースは節点Ｃに接
続され、ＦＥＴ１４のドレーンは節点Ａに接続され、Ｆ
ＥＴ１６のドレーンは節点Ｂに接続されている。ＦＥＴ
１４のゲートはＦＥＴ５４のゲートに接続されている。
内の回路部材を示している。好ましい実施例においては
、第１のスイッチ１４および第２のスイッチ１６はソー
スとソースが接続された電界効果トランジスタ（ＦＥＴ
）である。ＦＥＴ１４および１６のソースは節点Ｃに接
続され、ＦＥＴ１４のドレーンは節点Ａに接続され、Ｆ
ＥＴ１６のドレーンは節点Ｂに接続されている。ＦＥＴ
１４のゲートはＦＥＴ５４のゲートに接続されている。
第１および第２の１ＲＦｉＬ検知回路５０および５２が
設けられている。電流検知回路５０においては、ＦＥＴ
５４はそのドレーンがＦＥＴ１４のドレーンに接続され
、そのゲートがＦＥＴ１４のゲートに接続されている。
設けられている。電流検知回路５０においては、ＦＥＴ
５４はそのドレーンがＦＥＴ１４のドレーンに接続され
、そのゲートがＦＥＴ１４のゲートに接続されている。
ＦＥＴ５４のソースは直列抵抗Ｒ５１を介してＦＥＴ１
４のソースに接続されている。固体スイッチが閉じてい
るときは、ＦＥＴ１４は導通しており、ＦＥＴ１４の両
端間の電圧降下はＦＥＴ１４の内部抵抗のため１１０ｖ
の交流電源に対しおよそ１／２Ｖとなる。従って、Ｒ８
Ｉの両端間の電圧降下は、およそ１／２■となる。増幅
器Ｑ１はＲ８Ｉの両端間の電圧を測定し、これによりＦ
ＥＴ１４を流れる電流を測定する。増幅器Ｑ１からの出
力信号は、固体リレーがオンしていれば、電源１０から
のＡＣ信号が正の半サイクルの間、′Ｒ流検知回路５０
の出力５６に現れる。第２の電流検知回路５２の動作は
、第１の電流検知回路５０について説明したのと同様で
ある。Ｒ５２の両端間の電圧、従ってＦＥＴ１６の電流
を測定するＱ２からの出力信号は、電ｍ１０からのＡＣ
信号の負の半サイクルの間は、第２の電流検知回路５２
の出力５８に出力信号を発生する。ＦＥＴ５４および６
０は増幅器Ｑ１およびＱ２に対する高電圧保護を行う。
４のソースに接続されている。固体スイッチが閉じてい
るときは、ＦＥＴ１４は導通しており、ＦＥＴ１４の両
端間の電圧降下はＦＥＴ１４の内部抵抗のため１１０ｖ
の交流電源に対しおよそ１／２Ｖとなる。従って、Ｒ８
Ｉの両端間の電圧降下は、およそ１／２■となる。増幅
器Ｑ１はＲ８Ｉの両端間の電圧を測定し、これによりＦ
ＥＴ１４を流れる電流を測定する。増幅器Ｑ１からの出
力信号は、固体リレーがオンしていれば、電源１０から
のＡＣ信号が正の半サイクルの間、′Ｒ流検知回路５０
の出力５６に現れる。第２の電流検知回路５２の動作は
、第１の電流検知回路５０について説明したのと同様で
ある。Ｒ５２の両端間の電圧、従ってＦＥＴ１６の電流
を測定するＱ２からの出力信号は、電ｍ１０からのＡＣ
信号の負の半サイクルの間は、第２の電流検知回路５２
の出力５８に出力信号を発生する。ＦＥＴ５４および６
０は増幅器Ｑ１およびＱ２に対する高電圧保護を行う。
電圧検知回路６２が設けられており、この電圧検知回路
は、節点ＡおよびＸ間、および節点Ｂおよびｘｍにそれ
ぞれ接続された抵抗器Ｒ１およびＲ２を有する。浮いて
いる（フローティング）電源１８は、Ｒ３を介して節点
Ｘに基準電圧を与える。節点ＸはＦＥＴ６４のゲートに
接続されており、ＦＥＴ６４はソースが電源１８に接続
され、ドレーンが出力端子６６に接続されている。
は、節点ＡおよびＸ間、および節点Ｂおよびｘｍにそれ
ぞれ接続された抵抗器Ｒ１およびＲ２を有する。浮いて
いる（フローティング）電源１８は、Ｒ３を介して節点
Ｘに基準電圧を与える。節点ＸはＦＥＴ６４のゲートに
接続されており、ＦＥＴ６４はソースが電源１８に接続
され、ドレーンが出力端子６６に接続されている。
論理回路６８が設けられており、この論理回路はオアゲ
ート７０を有する。このオアゲートは入力が第１および
第２の電流検知回路５０および５２の端子５６及び５８
に接続されている。オアゲート７０の出力は、アンドゲ
ート７２の１つの入力に接続されている。アンドゲート
７２の出力はオアゲート７６の１つの入力に接続されて
いる。
ート７０を有する。このオアゲートは入力が第１および
第２の電流検知回路５０および５２の端子５６及び５８
に接続されている。オアゲート７０の出力は、アンドゲ
ート７２の１つの入力に接続されている。アンドゲート
７２の出力はオアゲート７６の１つの入力に接続されて
いる。
オアゲート７６の他方の入力は端子りから制御信号を受
ける光絶縁器（オプティカルアイソレータ）７７に接続
されている。オアゲート７６の出力はアンドゲート７８
の１つの入力に接続されている。
ける光絶縁器（オプティカルアイソレータ）７７に接続
されている。オアゲート７６の出力はアンドゲート７８
の１つの入力に接続されている。
アンドゲート７８の他方の入力はオアゲート８０、の出
力に接続されている。オアゲート８０の１つの入力は電
圧検知回路６２の端子６６に接続されていて、電圧検知
信号を受ける。オアゲート８０の他方の入力はアンドゲ
ート７８の出力に接続されている。同様にアンドゲート
７２の他方の入力はアンドゲート７８の出力に接続され
ている。アンドゲート７８の出力はまた、第１および第
２の電流検知回路５０および５２内のＦＥＴ５４および
６０のゲートに接続され、また第１および第２のＦＥＴ
スイッチ１４および１６のゲートに接続されている。回
路の全体的動作を次に説明する。
力に接続されている。オアゲート８０の１つの入力は電
圧検知回路６２の端子６６に接続されていて、電圧検知
信号を受ける。オアゲート８０の他方の入力はアンドゲ
ート７８の出力に接続されている。同様にアンドゲート
７２の他方の入力はアンドゲート７８の出力に接続され
ている。アンドゲート７８の出力はまた、第１および第
２の電流検知回路５０および５２内のＦＥＴ５４および
６０のゲートに接続され、また第１および第２のＦＥＴ
スイッチ１４および１６のゲートに接続されている。回
路の全体的動作を次に説明する。
固体リレーがオフのとき、ＦＥＴ１４．１６゜５４およ
び６０はすべてオフ状態にある。電源１０からＦＥＴ１
４および１６の両端間に供給されるＡＣ信号は内部ダイ
オードＤ１およびＤ２によりブロックされる。リレーが
すべてオンのときは、４つのＦＥＴ装置！１４．１６．
５４および６０はすべてオンとなりＦＥＴ１４および１
６は負荷２２を電［１０に、すなわち節点ＡおよびＮ間
に接続する短絡回路を形成する。
び６０はすべてオフ状態にある。電源１０からＦＥＴ１
４および１６の両端間に供給されるＡＣ信号は内部ダイ
オードＤ１およびＤ２によりブロックされる。リレーが
すべてオンのときは、４つのＦＥＴ装置！１４．１６．
５４および６０はすべてオンとなりＦＥＴ１４および１
６は負荷２２を電［１０に、すなわち節点ＡおよびＮ間
に接続する短絡回路を形成する。
リレーは、電源１０の電圧がほぼ零を通過するときに限
ってオンし、電源１０の電流がほぼ零を通過するときに
限ってオフする。リレーがオン状態のとき、増幅器Ｑ１
は電源１０のＡＣ信号の正の半サイクルの間に信号を発
生し、増幅器Ｑ２は電源１０の負の半サイクルの間に信
号を発生する。
ってオンし、電源１０の電流がほぼ零を通過するときに
限ってオフする。リレーがオン状態のとき、増幅器Ｑ１
は電源１０のＡＣ信号の正の半サイクルの間に信号を発
生し、増幅器Ｑ２は電源１０の負の半サイクルの間に信
号を発生する。
増幅器Ｑ１は、Ｒ８１の両端間の電圧降下が零に近付い
たとき、即ちＦＥＴ１４の電流が零に近付いたときに限
ってオフする。同様に、増幅器Ｑ２は、増幅器Ｑ１と同
時にのみ、即ちＲ３２の両端間の電圧が零に近付いたと
き、従ってＦＥＴ１６の電流が零に近付いたときに限っ
てオフする。
たとき、即ちＦＥＴ１４の電流が零に近付いたときに限
ってオフする。同様に、増幅器Ｑ２は、増幅器Ｑ１と同
時にのみ、即ちＲ３２の両端間の電圧が零に近付いたと
き、従ってＦＥＴ１６の電流が零に近付いたときに限っ
てオフする。
ＦＥＴ５４および６０はアンドゲート７８の出力が高い
ときにのみオンされる。増幅器Ｑ１およびＱ２の出力が
低くなったとき、オアゲート７０を介してアンドゲート
７２に与えられる入力は低くなり、これによりアンドゲ
ート７２の出力は、光カプラ−７７からオアゲート７６
への入力が低くかつアンドゲート７６からの信号が低け
れば低くなる。この場合オアゲート７６の出力は低くな
る。
ときにのみオンされる。増幅器Ｑ１およびＱ２の出力が
低くなったとき、オアゲート７０を介してアンドゲート
７２に与えられる入力は低くなり、これによりアンドゲ
ート７２の出力は、光カプラ−７７からオアゲート７６
への入力が低くかつアンドゲート７６からの信号が低け
れば低くなる。この場合オアゲート７６の出力は低くな
る。
もしオアゲート７６からアンドゲート７８への入力が低
ければ、アンドゲート７８の出力は低くなり、これによ
りＦＥＴ５４．６０．１４および１６をオフさせる。光
カプラ−７７からオアゲート７６への入力は、端子りの
データ入力が低く、従ってリレーがオフすべきことを示
しているときに限って低い。
ければ、アンドゲート７８の出力は低くなり、これによ
りＦＥＴ５４．６０．１４および１６をオフさせる。光
カプラ−７７からオアゲート７６への入力は、端子りの
データ入力が低く、従ってリレーがオフすべきことを示
しているときに限って低い。
リレーがオフ状態からオンにされるのは電圧が零を通過
するときに限る。電圧検知回路６２内の節点Ｘに現れる
電圧は、電源１０からのＡＣ信号を全波整流したもので
ある。これは節点Ａおよびａｌｌに接続された分圧回路
網Ｒ１およびＲ２によってなされる。従って、節点Ｘの
電圧は正弦波でありその振幅は前記ＡＣ信号の値の約１
１５であり、該ＡＣ信号と同相である。ＦＥＴ６４のゲ
ート、ソース間の電圧は正の全波整流である。第４ａお
よび４ｂ図を参照されたい。ＦＥＴ６４のゲート、ソー
ス間の電圧（第４ｂ図のＶＸＣ）は節点Ｃの節点Ｘに対
する電圧（第４ａ図のＶＣ）および節点Ｘの節点Ｎに対
する電圧（第４ａ図のＶＸ）と比較してみるべきである
。ＦＥＴ６４は、そのゲートのソースに対する電圧がほ
ぼ零（第４ｂ図でＶＺＣ）になる短い期間（好ましい実
施例ではおよそ２００マイクロ秒）を除きオンされる。
するときに限る。電圧検知回路６２内の節点Ｘに現れる
電圧は、電源１０からのＡＣ信号を全波整流したもので
ある。これは節点Ａおよびａｌｌに接続された分圧回路
網Ｒ１およびＲ２によってなされる。従って、節点Ｘの
電圧は正弦波でありその振幅は前記ＡＣ信号の値の約１
１５であり、該ＡＣ信号と同相である。ＦＥＴ６４のゲ
ート、ソース間の電圧は正の全波整流である。第４ａお
よび４ｂ図を参照されたい。ＦＥＴ６４のゲート、ソー
ス間の電圧（第４ｂ図のＶＸＣ）は節点Ｃの節点Ｘに対
する電圧（第４ａ図のＶＣ）および節点Ｘの節点Ｎに対
する電圧（第４ａ図のＶＸ）と比較してみるべきである
。ＦＥＴ６４は、そのゲートのソースに対する電圧がほ
ぼ零（第４ｂ図でＶＺＣ）になる短い期間（好ましい実
施例ではおよそ２００マイクロ秒）を除きオンされる。
このとき、端子６６に接続されたオアゲート８０の入力
は高くなる。それ以外のときは、端子６６からオアゲー
ト８０への入力は低いままである。
は高くなる。それ以外のときは、端子６６からオアゲー
ト８０への入力は低いままである。
リレーが最初オフであるときは、アンドゲート７８の出
力は低く、従って、オアゲート８０の出力が高くなり得
るのは、ＦＥＴ６４からオアゲート８０への入力が高（
なるときに限る。これは、電源１０の電圧がほぼ零で、
ＦＥＴ６４がオフするときである。ＦＥＴ６４がオフに
なると、アンドゲート７８の入力が高くなる。アンドゲ
ート７８は、電圧の零点通過の時にオアゲート８０から
の信号が高くあるだけでなく、光カプラ−７７からオア
ゲート７６を介して与えられる信号が存在しなければな
らない。光カプラ−７７からの信号が存在するのは、端
子りからの制御信号が存在しており、リレーがオンすべ
きであることが示されているときに限る。アンドゲート
７８の入力が共に高いと、リレーはオンになる。スイッ
チがオンされると、アンドゲート７８の出力はオアゲー
ト８０およびアンドゲート７２の入力に結合されて、端
子りのデータ入力が低くなり、かつ増幅器Ｑ１およびＱ
２の出力が低くなり、電流がほぼ零点を通過するときま
で、リレーをオンに保つ。
力は低く、従って、オアゲート８０の出力が高くなり得
るのは、ＦＥＴ６４からオアゲート８０への入力が高（
なるときに限る。これは、電源１０の電圧がほぼ零で、
ＦＥＴ６４がオフするときである。ＦＥＴ６４がオフに
なると、アンドゲート７８の入力が高くなる。アンドゲ
ート７８は、電圧の零点通過の時にオアゲート８０から
の信号が高くあるだけでなく、光カプラ−７７からオア
ゲート７６を介して与えられる信号が存在しなければな
らない。光カプラ−７７からの信号が存在するのは、端
子りからの制御信号が存在しており、リレーがオンすべ
きであることが示されているときに限る。アンドゲート
７８の入力が共に高いと、リレーはオンになる。スイッ
チがオンされると、アンドゲート７８の出力はオアゲー
ト８０およびアンドゲート７２の入力に結合されて、端
子りのデータ入力が低くなり、かつ増幅器Ｑ１およびＱ
２の出力が低くなり、電流がほぼ零点を通過するときま
で、リレーをオンに保つ。
［発明の効果］
本発明によれば、特に低電力ＡＣ用の新規な固体リレー
を提供することができる上、偽のトリガーを防ぎスイッ
チ電力消費を最少にした固体リレーを提供することがで
きる。
を提供することができる上、偽のトリガーを防ぎスイッ
チ電力消費を最少にした固体リレーを提供することがで
きる。
第１図は固体リレーの全体のブロック図、第２図は固体
リレー内の種々の信号のタイミングを比較するグラフ、
第３図は第１図の回路部材のより詳細なブロック図、第
４Ａおよび４Ｂ図は第３図の回路の信号のグラフである
。 １０・・・電源、１２．２２・・・負荷、１４．１６・
・・スイッチ、１８・・・フローティング電源、２０・
・・制御回路、５０．５２・・・電流検知回路、６２・
・・電圧検知回路、６８・・・論理回路。 Ｆｉｇ、２
リレー内の種々の信号のタイミングを比較するグラフ、
第３図は第１図の回路部材のより詳細なブロック図、第
４Ａおよび４Ｂ図は第３図の回路の信号のグラフである
。 １０・・・電源、１２．２２・・・負荷、１４．１６・
・・スイッチ、１８・・・フローティング電源、２０・
・・制御回路、５０．５２・・・電流検知回路、６２・
・・電圧検知回路、６８・・・論理回路。 Ｆｉｇ、２
Claims (14)
- （１）インピーダンス負荷および交流電源と共に用いら
れる、制御信号に応動する固体リレーにおいて、 前記負荷および電力源に接続され、前記制御信号および
前記電源の電圧のほぼ零の通過に応動し、固体リレーを
オンし、これにより前記負荷を前記電源に接続する手段
と 前記負荷および電源に接続され、前記制御信号および前
記電源の電流のほぼ零の通過に応動し、固体リレーをオ
フし、これにより前記負荷を前記電源から切り離す手段
とを備えた固体リレー。 - （２）前記固体リレーをオンにする手段は、前記負荷と
電源との接続および切り離しを行なう、第２のスイッチ
手段に直列接続された第１のスイッチ手段を備え、前記
第１および第２のスイッチ手段は、前記負荷と直列接続
され、前記電源は前記第１および第２のスイッチ手段お
よび前記負荷の直列接続の両端間に接続され、 前記固体リレーをオンする手段は、さらに前記第１およ
び第２のスイッチ手段の両端間および前記第１および第
２のスイッチ手段の共通の節点に接続され、前記電源の
電圧がほぼ零を通過したとき電圧検知信号を発生する、
前記電源の電圧を検知する手段を備え、 前記固体リレーをオンする手段は、さらに前記第１およ
び第２のスイッチ手段を制御する手段を備え、前記制御
手段は前記電圧検知信号を受け、前記制御手段は少なく
とも前記第１および第２のスイッチ手段に接続されて前
記第１および第２のスイッチ手段をオンまたはオフさせ
、 前記制御手段は前記第１および第２のスイッチ手段の両
端間電圧がほぼ零であることを示す電圧検知信号を受け
、かつ前記制御信号がオンを示しているとき前記第１お
よび第２のスイッチ手段をオンさせ、前記第１および第
２のスイッチ手段がオンすると、前記負荷が前記電源に
接続されることを特徴とする特許請求の範囲第１項記載
の固体リレー。 - （３）前記固体リレーをオフさせる手段は、第２のスイ
ッチ手段に直列接続されて、前記負荷と電源との接続お
よび切り離しを行い、前記第１および第２のスイッチ手
段は前記負荷と直列接続され、前記電源は前記第１およ
び第２のスイッチ手段および前記負荷の直列接続の両端
間に接続され、前記固体リレーをオフさせる手段はさら
に、前記第１のスイッチ手段を流れる電流を検知し、前
記第１のスイッチ手段に接続された第１の電流検知手段
を備え、前記第１の電流検知手段は前記１のスイッチ手
段を流れる電流がほぼ零であることを示す第１の電流検
知信号を出力し、 前記固体リレーをオフさせる手段はさらに、前記第２の
スイッチ手段を流れる電流を検知し前記第２のスイッチ
手段に接続された第２の電流検知手段を備え、前記第２
の電流検知手段は前記２のスイッチ手段を流れる電流が
ほぼ零であることを示す第２の電流検知信号を出力し、 前記固体リレーをオフさせる手段はさらに、前記第１お
よび第２のスイッチ手段を制御する手段を備え、前記制
御手段は前記制御信号および前記第１および第２の電流
検知信号を受け、前記制御手段は、少なくとも前記第１
および第２のスイッチ手段に接続されて、前記第１およ
び第２のスイッチ手段をオンまたはオフさせ、 前記制御手段は、前記第１および第２のスイッチ手段を
流れる電流が略零であることを示す前記第１および第２
の電流検知信号を受けかつ前記制御信号がオフを示して
いるとき前記第１および第２のスイッチ手段をオフさせ
、前記第１および第２のスイッチ手段をオフさせると前
記負荷が前記電源から切り離されることを特徴とする特
許請求の範囲第１項記載の固体リレー。 - （４）インピーダンス負荷および交流電源と共に用いら
れる、制御信号に応動する固体リレーにおいて、 前記負荷と電源との接続および切り離しを行なう、第２
のスイッチ手段に直列接続された第１のスイッチ手段を
備え、前記第１および第２のスイッチ手段は、前記負荷
と直列接続され、前記電源は前記第１および第２のスイ
ッチ手段および前記負荷の直列接続の両端間に接続され
、 前記固体リレーはさらに、前記第１のスイッチ手段を流
れる電流を検知し、前記第１のスイッチ手段に接続され
た第１の手段を備え、前記第１の電流検知手段は前記１
のスイッチ手段を流れる電流がほぼ零であることを示す
第１の電流検知信号を出力し、 前記固体リレーはさらに、前記第２のスイッチ手段を流
れる電流を検知し前記第２のスイッチ手段に接続された
第２の手段を備え、前記第２の検知手段は前記２のスイ
ッチ手段を流れる電流がほぼ零であることを示す第２の
電流検知信号を出力し、 前記固体リレーはさらに、前記第１および第２のスイッ
チ手段の両端間および前記第１および第２のスイッチ手
段の共通の節点に接続され、前記電力源の電圧がほぼ零
を通過したとき電圧検知信号を発生するた前記電力源の
電圧を検知する手段を備え、 前記固体リレーはさらに、前記第１および第２のスイッ
チ手段を制御する手段を備え、前記制御手段は前記制御
信号、前記第１および第２の電流検知信号および前記電
圧検知信号を受け、前記制御手段は、少なくとも前記第
１および第２のスイッチ手段に接続されて、前記第１お
よび第２のスイッチ手段をオンまたはオフさせ、 前記制御手段は、前記第１および第２のスイッチ手段を
流れる電流が略零であることを示す前記第１および第２
の電流検知信号を受け、かつ前期制御信号がオフを示し
ているとき前記第１および第２のスイッチ手段をオフさ
せ、 前記制御手段は、前記第１および第２のスイッチ手段の
両端間電圧がほぼ零であることを示す電圧検知信号を受
け、かつ前記制御信号がオンを示してているとき前記第
１および第２のスイッチ手段をオンさせ、 前記第１および第２のスイッチ手段をオフおよびオンさ
せると負荷と前記電源とがそれぞれ切り離しおよび接続
されることを特徴とする固体リレー。 - （５）前記第１および第２のスイッチ手段は、ソースと
ソースとを接続した構成の第１および第２の電界効果ト
ランジスタであり、前記第１の電界効果トランジスタは
ドレーンが前記電圧の高圧側に接続され、前記第２の電
界効果トランジスタはドレーンが前記負荷に接続され、
前記負荷は前記第２の電界効果トランジスタのドレーン
と前記電源の中点側との間に接続されていることを特徴
とする特許請求の範囲第４項記載の固体リレー。 - （６）前記第１および第２の電流検知手段は第３および
第４の電界効果トランジスタであり、前記第３の電界効
果トランジスタはドレーンおよびゲートがそれぞれ前記
第１の電界効果トランジスタのドレーンおよびゲートに
接続され、ソースが第１の抵抗を介して前記第１の電界
効果トランジスタのソースに接続され、前記第４の電界
効果トランジスタはドレーンおよびゲートがそれぞれ前
記第２の電界効果トランジスタのドレーンおよびゲート
に接続され、ソースが第２の抵抗を介して前記第２の電
界効果トランジスタのソースに接続されていることを特
徴とする特許請求の範囲第５項記載の固体リレー。 - （７）前記第１および第２の電流検知手段はさらに、第
１および第２の差動増幅器を有し、これら第１および第
２の差動増幅器は、入力がそれぞれ前記第１および第２
の抵抗の両端間に接続され、前記第１の差動増幅器の出
力は前記第１の電流検知信号であり前記第２の差動増幅
器の出力は前記第２の電流検知信号であることを特徴と
する特許請求の範囲第６項記載の固体リレー。 - （８）前記電圧検知手段は前記第１および第２のスイッ
チ手段の両端間に接続された抵抗分圧回路網を有し、前
記抵抗分圧回路網の共通の節点は前記第１および第２の
スイッチ手段の共通の節点に接続されてこれにより前記
抵抗分圧回路網の共通の節点が一連の正符号の波パルス
を発生し、前記抵抗分圧回路網の前記共通の節点は前記
正符号の波パルスの電圧レベルが略零であるとき前記電
圧検知信号を出力する出力装置に接続されていることを
特徴とする特許請求の範囲第４項記載の固体リレー。 - （９）前記出力装置は電界効果トランジスタであり、該
電界効果トランジスタはゲートが前記抵抗分圧回路網の
前記共通の節点に接続され、ソースが前記第１および第
２のスイッチ手段の共通の節点に接続され、ドレーンに
前記電圧検知信号が現れることを特徴とする特許請求の
範囲第８項記載の固体リレー。 - （１０）前記制御手段は第１のオアゲートを有し、該第
１のオアゲートは第１および第２の入力に前記第１およ
び第２の電流検知信号を受け、出力が第１のアンドゲー
トの第１の入力に接続され、前記第１のアンドゲートの
出力は第２のオアゲートの第１の入力に接続され、前記
第２のオアゲートの第２の入力は前記制御信号を受け、
前記第２のオアゲートの出力は第２のアンドゲートの第
１の入力に接続され、前記第２のアンドゲートの第２の
入力は第３のオアゲートの第１の出力に接続され、前記
第３のオアゲートの第１の入力は前記電圧検知信号を受
け、前記第２のアンドゲートの出力は前記第１のアンド
ゲートの第２の入力および前記第３のオアゲートの第２
の入力に接続され、前記第２のアンドゲートの前記出力
は少なくとも前記第１および第２のスイッチ手段に接続
されていることを特徴とする特許請求の範囲第４項記載
の固体リレー。 - （１１）前記第１および第２のスイッチ手段は、ソース
とソースとを接続した構成の第１および第２の電界効果
トランジスタであり、前記第１の電界効果トランジスタ
はドレーンが前記電圧の高圧側に接続され、前記第２の
電界効果トランジスタはドレーンが前記負荷に接続され
、前記負荷は前記第２の電界効果トランジスタのドレー
ンと前記電圧の中点側との間に接続され、 前記第１および第２の電流検知手段は第３および第４の
電界効果トランジスタであり、前記第３の電界効果トラ
ンジスタはドレーンおよびゲートがそれぞれ第１の電界
効果トランジスタのドレーンおよびゲートに接続され、
ソースが第１の抵抗を介して第１の電界効果トランジス
タのソースに接続され、前記第４の電界効果トランジス
タはドレーンおよびゲートがそれぞれ前記第２の電界効
果トランジスタのドレーンおよびゲートに接続され、ソ
ースが第２の抵抗を介して前記第２の電界効果トランジ
スタのソースに接続され、 前記制御手段の前記第２のアンドゲートの前記出力は前
記第１、第２、第３および第４の電界効果トランジスタ
のゲートに接続されていることを特徴とする特許請求の
範囲第１０項記載の固体リレー。 - （１２）前記固体リレーはさらに、フローティング電圧
を発生するフローティング電源手段を備え、該フローテ
ィング電源手段は、前記第１および第２のスイッチ手段
の共通の節点に接続され、また前記電圧検知手段に接続
されていることを特徴とする特許請求の範囲第４項記載
の固体リレー。 - （１３）前記フローティング電源は第１の抵抗器を備え
、該抵抗器は前記電源の中点側に接続され、かつ第１の
ダイオードと直列接続され、該第１のダイオードはコン
デンサおよびツェナーダイオードの並列回路と直列接続
され、該並列回路は前記第１および第２のスイッチ手段
の前記共通の節点に接続されていることを特徴とする特
許請求の範囲第１２項記載の固体リレー。 - （１４）インピーダンス負荷および交流電源と共に用い
られる、制御信号に応動する固体リレーを制御する方法
において、 前記負荷および前記電源に接続された前記リレーを、前
記制御信号に応じ、かつ前記交流電源の電圧が略零を通
過したとき前記固体リレーをオンにして、前記負荷を前
記電源に接続し、 前記負荷および前記電源に接続された前記リレーを、前
記制御信号に応じ、かつ前記交流電源の電流が略零を通
過したとき前記固体リレーをオフにして、前記負荷を前
記電源から切り離すことを特徴とする固体リレーの制御
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/719,110 US4680490A (en) | 1985-04-02 | 1985-04-02 | MOSFET AC switch |
| US719110 | 1985-04-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230518A true JPS61230518A (ja) | 1986-10-14 |
| JP2690074B2 JP2690074B2 (ja) | 1997-12-10 |
Family
ID=24888790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074387A Expired - Fee Related JP2690074B2 (ja) | 1985-04-02 | 1986-04-02 | 固体リレー |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4680490A (ja) |
| EP (1) | EP0197658B1 (ja) |
| JP (1) | JP2690074B2 (ja) |
| DE (1) | DE3688438T2 (ja) |
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