JPS6122461B2 - - Google Patents
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- JPS6122461B2 JPS6122461B2 JP13747180A JP13747180A JPS6122461B2 JP S6122461 B2 JPS6122461 B2 JP S6122461B2 JP 13747180 A JP13747180 A JP 13747180A JP 13747180 A JP13747180 A JP 13747180A JP S6122461 B2 JPS6122461 B2 JP S6122461B2
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- bonding
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- ceramic substrate
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- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、言わゆるTAB（Tape Automated
Bonding）方式により組み立てられる半導体装置
（＝TAB IC）の構造に関するものである。
Bonding）方式により組み立てられる半導体装置
（＝TAB IC）の構造に関するものである。
TABICは通常、第１図に示したように、半導
体ペレツト１の電極２を突起状に形成し、この突
起状電極（以下、バンプと呼称）の配列に合わせ
て接続端部を揃えたリード・フレームに接続され
ている。リード・フレームは通常、ポリイミド等
の耐熱性樹脂フイルム３にリード４が密着されて
形成されている。このTABICは第２図に示した
ように切断されて第３図のようにセラミツク基板
５上に載置され、TABICのリード４の末端を接
続端子６に接続（＝ボンデイング）される。接続
端子は、一般にめつきされた金や錫で形成されて
おり、ボンデイングはリードに金めつきか錫めつ
きなどを施して熱圧着により行なわれる。これら
の金属の組み合わせ方は自由に選択できる。ま
た、ボンデイングは１リードずつ行なつても良い
が、何本かのリードをまとめて行なつても良い。
例えば第４図に示したようにリードが一列に10本
並んでいる場合は、一列ずつまとめて４回に分け
てボンデイングしてもよいし、４辺同時に行なつ
てもよい。第４図は一辺ずつまとめてボンデイン
グした例で、ボンデイングにより塑性変形した痕
跡７が直線状に残る。これは通常第５図に示した
ようなヒーターチツプ８の先端部によりリードが
加熱、加圧される為である。
体ペレツト１の電極２を突起状に形成し、この突
起状電極（以下、バンプと呼称）の配列に合わせ
て接続端部を揃えたリード・フレームに接続され
ている。リード・フレームは通常、ポリイミド等
の耐熱性樹脂フイルム３にリード４が密着されて
形成されている。このTABICは第２図に示した
ように切断されて第３図のようにセラミツク基板
５上に載置され、TABICのリード４の末端を接
続端子６に接続（＝ボンデイング）される。接続
端子は、一般にめつきされた金や錫で形成されて
おり、ボンデイングはリードに金めつきか錫めつ
きなどを施して熱圧着により行なわれる。これら
の金属の組み合わせ方は自由に選択できる。ま
た、ボンデイングは１リードずつ行なつても良い
が、何本かのリードをまとめて行なつても良い。
例えば第４図に示したようにリードが一列に10本
並んでいる場合は、一列ずつまとめて４回に分け
てボンデイングしてもよいし、４辺同時に行なつ
てもよい。第４図は一辺ずつまとめてボンデイン
グした例で、ボンデイングにより塑性変形した痕
跡７が直線状に残る。これは通常第５図に示した
ようなヒーターチツプ８の先端部によりリードが
加熱、加圧される為である。
しかし、このように複数本のリードをまとめて
ボンデイングする場合は、セラミツク基板５とヒ
ーター・チツプ８の先端部との平行度が出ていな
いと、リードの塑性変形が第６図のように一定に
ならず、ボンデイング不良になることがある。第
６図は第４図の一辺を拡大したものであるが、セ
ラミツク基板とヒーター・チツプの先端面との平
行度が出ていないので、図で右側のリードの塑性
変形度が大きく、左に行くに従つて小さい。この
ようなボンデイングが行なわれると、塑性変形度
が高いリードには剪断力が働いてリードが切れ易
くなり、逆に塑性変形度の低いリードは、接続端
子６との接続が不十分となり、界面で剥れ易くな
る。これはICの信頼性を著しく低下させる原因
となる。
ボンデイングする場合は、セラミツク基板５とヒ
ーター・チツプ８の先端部との平行度が出ていな
いと、リードの塑性変形が第６図のように一定に
ならず、ボンデイング不良になることがある。第
６図は第４図の一辺を拡大したものであるが、セ
ラミツク基板とヒーター・チツプの先端面との平
行度が出ていないので、図で右側のリードの塑性
変形度が大きく、左に行くに従つて小さい。この
ようなボンデイングが行なわれると、塑性変形度
が高いリードには剪断力が働いてリードが切れ易
くなり、逆に塑性変形度の低いリードは、接続端
子６との接続が不十分となり、界面で剥れ易くな
る。これはICの信頼性を著しく低下させる原因
となる。
セラミツク基板とヒーター・チツプの先端面と
の平行度が出ないのは、大部分がセラミツク基板
のそりが原因である。セラミツク基板は一般にア
ルミナ（Al2O1）などの微粒子を焼成して作られ
るので、その時に10〜20μｍのそりやうねりが基
板やその表面に生じ、これはその製法上避け得な
いものである。
の平行度が出ないのは、大部分がセラミツク基板
のそりが原因である。セラミツク基板は一般にア
ルミナ（Al2O1）などの微粒子を焼成して作られ
るので、その時に10〜20μｍのそりやうねりが基
板やその表面に生じ、これはその製法上避け得な
いものである。
本発明は、セラミツク基板にTABICをボンデ
イングする場合の以上の問題を解消する組立構造
を提供するものである。即ち、１本のリードにつ
き、ボンデイングを２ケ所以上行なうことにより
信頼度を高めようとするものであり、更には半導
体ペレツトの電極に近い側のボンデイングよる塑
性変形度よりも遠い側のボンデイングによる塑性
変形度を高くするものである。
イングする場合の以上の問題を解消する組立構造
を提供するものである。即ち、１本のリードにつ
き、ボンデイングを２ケ所以上行なうことにより
信頼度を高めようとするものであり、更には半導
体ペレツトの電極に近い側のボンデイングよる塑
性変形度よりも遠い側のボンデイングによる塑性
変形度を高くするものである。
以下に本発明の実施例を詳細に説明する。
ボンデイングをリード１本ずつ行なう場合は、
セラミツク基板のそりの影響はあまりない。従つ
てリード間の塑性変形率のバラツキもそれ程大き
くはないが、それでも高信頼度を要求される機器
や苛酷な条件下でICが使用される場合は、ボン
デイングは確実に行なわれていなければならな
い。第７図はリード４を成形してセラミツク基板
上の接続端子６にボンデイングした例である。こ
の場合ボンデイングは、セラミツク基板全体を
200〜300℃に加熱しておいて、ツールにより圧力
と超音波を加えて塑性変形部７を作つてボンデイ
ングしている。塑性変形部は１本のリードにつき
２ケ所ずつ形成しているので、接続に対する信頼
度は一段と向上する。
セラミツク基板のそりの影響はあまりない。従つ
てリード間の塑性変形率のバラツキもそれ程大き
くはないが、それでも高信頼度を要求される機器
や苛酷な条件下でICが使用される場合は、ボン
デイングは確実に行なわれていなければならな
い。第７図はリード４を成形してセラミツク基板
上の接続端子６にボンデイングした例である。こ
の場合ボンデイングは、セラミツク基板全体を
200〜300℃に加熱しておいて、ツールにより圧力
と超音波を加えて塑性変形部７を作つてボンデイ
ングしている。塑性変形部は１本のリードにつき
２ケ所ずつ形成しているので、接続に対する信頼
度は一段と向上する。
以上のように一点ずつボンデイングする場合や
セラミツク基板に全くそりがない状態で複数本の
リードをまとめてボンデイングする場合は、１度
めのボンデイングと２度目のボンデイングとは同
じ条件、即ちリードの塑性変形度が同じでも良い
が、セラミツク基板がそつた状態で複数本のリー
ドをまとめてボンデイングする場合は、同じ条件
でボンデイングしても、それほど接続部の信頼度
は上がらない。なぜならば、第６図で示したよう
な塑性変形度が大きなリードがあると、このリー
ドの断線する確率は、その後何回ボンデイングし
ても同じだからである。このように、セラミツク
基板にそりがある場合に複数本のリードをまとめ
てボンデイングする場合は第８図のように、半導
体ペレツトの電極に近い側を弱い条件で、遠い側
を強い条件で、即ち、電極に近い側の塑性変形度
を小さく、遠い側の塑性変形度を大きくするとよ
い。第８図では図の下方が半導体ペレツトのある
側であるから、ボンデイングによる塑性変形度は
下方が小さく、上が大きくなつている。リードを
伝わつてくる様々なストレスは、先づ下側のボン
デイング部に加わる。下側のボンデイング部は、
セラミツク基板のそりの高い所に最適な条件で塑
性変形されているから、図で右側のリードは、十
分にストレスに耐えうる強度を持つている。しか
し、左側のリードの下側のボンデイングは塑性変
形度が小さいのでリードに伝わつてくるストレス
で剥れる可能性がある。しかし、上側のボンデイ
ング部はセラミツク基板のそりの低い所で最適の
条件で塑性変形されているので、下側のボンデイ
ング部が剥れても上側で十分耐える。このように
全体として接続の信頼性を上げることができる。
セラミツク基板に全くそりがない状態で複数本の
リードをまとめてボンデイングする場合は、１度
めのボンデイングと２度目のボンデイングとは同
じ条件、即ちリードの塑性変形度が同じでも良い
が、セラミツク基板がそつた状態で複数本のリー
ドをまとめてボンデイングする場合は、同じ条件
でボンデイングしても、それほど接続部の信頼度
は上がらない。なぜならば、第６図で示したよう
な塑性変形度が大きなリードがあると、このリー
ドの断線する確率は、その後何回ボンデイングし
ても同じだからである。このように、セラミツク
基板にそりがある場合に複数本のリードをまとめ
てボンデイングする場合は第８図のように、半導
体ペレツトの電極に近い側を弱い条件で、遠い側
を強い条件で、即ち、電極に近い側の塑性変形度
を小さく、遠い側の塑性変形度を大きくするとよ
い。第８図では図の下方が半導体ペレツトのある
側であるから、ボンデイングによる塑性変形度は
下方が小さく、上が大きくなつている。リードを
伝わつてくる様々なストレスは、先づ下側のボン
デイング部に加わる。下側のボンデイング部は、
セラミツク基板のそりの高い所に最適な条件で塑
性変形されているから、図で右側のリードは、十
分にストレスに耐えうる強度を持つている。しか
し、左側のリードの下側のボンデイングは塑性変
形度が小さいのでリードに伝わつてくるストレス
で剥れる可能性がある。しかし、上側のボンデイ
ング部はセラミツク基板のそりの低い所で最適の
条件で塑性変形されているので、下側のボンデイ
ング部が剥れても上側で十分耐える。このように
全体として接続の信頼性を上げることができる。
リードを銅に金めつきし、接続端子を金で形成
して両者を熱圧着して接続する場合の最適な塑性
変形率は、第９図のように塑性変形度をリード本
来の幅WDと最大つぶれ幅Ｗの比Ｗ／WOで定義
すると、実験的には1.3〜1.8である。この塑性変
形度の許容範囲は広いほど多くのリードをまとめ
て同時にボンデイングできる。
して両者を熱圧着して接続する場合の最適な塑性
変形率は、第９図のように塑性変形度をリード本
来の幅WDと最大つぶれ幅Ｗの比Ｗ／WOで定義
すると、実験的には1.3〜1.8である。この塑性変
形度の許容範囲は広いほど多くのリードをまとめ
て同時にボンデイングできる。
また、塑性変形度は第１０図のようにリードの
へこみ量で定義してもよく、リード本来の厚さを
toへこみ量をｔとしてｔ／toで定義すると、最適
な値は0.15〜0.65である。
へこみ量で定義してもよく、リード本来の厚さを
toへこみ量をｔとしてｔ／toで定義すると、最適
な値は0.15〜0.65である。
以上、詳細に説明したように、本発明によれば
半導体装置の信頼度を大幅に上げることができる
だけでなく、従来、セラミツク基板のそりの為に
一点ずつのボンデイングを余義なくされていた場
合でも複数のリードをまとめてボンデイングでき
るようになり、工数を低減することができる。
半導体装置の信頼度を大幅に上げることができる
だけでなく、従来、セラミツク基板のそりの為に
一点ずつのボンデイングを余義なくされていた場
合でも複数のリードをまとめてボンデイングでき
るようになり、工数を低減することができる。
第１図乃至第３図は本発明の分野に関わる組立
法を説明する断面図、第４図は従来の半導体装置
を示す平面図、第５図はヒーター・チツプを示す
斜視図、第６図は従来品の欠点を示す平面図、第
７図と第８図は本発明の実施例を示す斜視図と平
面図、第９図、第１０図は塑性変形度の定義を説
明する平面図と断面図である。尚図において、１
……半導体ペレツト、２……バンプ、３……ポリ
イミドフイルム、４……リード、５……セラミツ
ク基板、６……接続端子、７……塑性変形部、８
……ヒーター・チツプ。
法を説明する断面図、第４図は従来の半導体装置
を示す平面図、第５図はヒーター・チツプを示す
斜視図、第６図は従来品の欠点を示す平面図、第
７図と第８図は本発明の実施例を示す斜視図と平
面図、第９図、第１０図は塑性変形度の定義を説
明する平面図と断面図である。尚図において、１
……半導体ペレツト、２……バンプ、３……ポリ
イミドフイルム、４……リード、５……セラミツ
ク基板、６……接続端子、７……塑性変形部、８
……ヒーター・チツプ。
Claims (1)
- １ 半導体ペレツトと該半導体ペレツトを載置す
るセラミツク基板とを備え、該半導体ペレツトの
複数の電極と該セラミツク基板に設けられた複数
の接続端子との間のそれぞれをタブ方式のリード
で、たがいに連立させる形状をもつて、接続され
てなる半導体装置に於いて、前記リードと前記接
続端子とがヒーターチツプの先端により加熱、加
圧され塑性変形により接続され、該接続端子に於
ける塑性変形部は、該半導体ペレツトの電極に近
い側の塑性変形度よりも遠い側の塑性変形度が大
きく形成されるごとく１本のリードにつき２ケ所
以上存在していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13747180A JPS5762550A (en) | 1980-10-01 | 1980-10-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13747180A JPS5762550A (en) | 1980-10-01 | 1980-10-01 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5762550A JPS5762550A (en) | 1982-04-15 |
| JPS6122461B2 true JPS6122461B2 (ja) | 1986-05-31 |
Family
ID=15199376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13747180A Granted JPS5762550A (en) | 1980-10-01 | 1980-10-01 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5762550A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102040U (ja) * | 1984-12-10 | 1986-06-28 | ||
| JPH01104031U (ja) * | 1987-12-25 | 1989-07-13 | ||
| US4842662A (en) * | 1988-06-01 | 1989-06-27 | Hewlett-Packard Company | Process for bonding integrated circuit components |
-
1980
- 1980-10-01 JP JP13747180A patent/JPS5762550A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5762550A (en) | 1982-04-15 |
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