JPS6122398B2

JPS6122398B2 -

Info

Publication number: JPS6122398B2
Application number: JP1498581A
Authority: JP
Inventors: Shigeyoshi Watanabe; Sumio Tanaka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-02-05
Filing date: 1981-02-05
Publication date: 1986-05-31
Also published as: US4531202A; JPS57130291A

Description

【発明の詳細な説明】本発明は、半導体装置に係り、特に半導体不揮
発性読み出し専用記憶装置に関するものである。

現在、計算機のプログラムの記憶や、固定デー
タの記憶等に読み出し専用記憶装置（ROMと略
す）が用いられている。ROMはメモリセル・ト
ランジスタ群、Ｘ，Ｙアドレスレコーダ、出力バ
ツフア等に構成されている。以下２つのＸアドレ
ス・デコーダによつて構成された直接デコーダ方
式、４ビツトのROMにおける従来例を第１図に
従い説明する。

従来の半導体不揮発性み読出し専用記憶装置で
はスタンドバイ時の消費電力を少くするために、
ワードライン１をハイレベルにしていた。書込み
時に不揮発性メモリーセル２のゲートに高電圧を
印加しDATAを書込んでいたが、このゲートへ
高電圧印加するためＤタイプの書込みトランジス
タ４は従来、そのソース，ゲートはワードライン
１にドレインは書込み端子６に接続されていたた
め、スタンドバイ時にこの書込みトランジスタ４
が電力を消費しないようにするためには、必然的
にワードライン１をハイレベルにする必要が有つ
た。また、半導体不揮発性読み出し専用記憶装置
では、スタンドバイ時に読み出し供通接点８の電
位をフロートにすることが多かつた。これは、ス
タンドバイ時に、読み出し共通接点８の電位をあ
る電位（接地電位以外）に固定しようとすると、
各読み出し共通接点に負荷回路を接続する必要が
あり、そのためにかなり消費電力が増加してしま
うためである。さらに第１図乃至第２図を用いて
スタンドバイ時ワードラインがハイレベル、読み
出し共通接点の電位がフロートになり、その時に
発生する問題点を詳しく述べる。

ここではＮチヤネル型MOSトランジスタを用
いて説明する。第１図でトランジスタ４，１０〜
１５はロウデコーダーの一部を構成し、トランジ
スタ２はメモリーセルトランジスタである。図に
おいてトランジスタ１０〜１３はエンハンスメン
トタイプ（以下Ｅタイプと略す）、トランジスタ
４，１４，１５はデイプリーシヨンタイプ（以下
Ｄタイプと略す）接点６は書込み端子、接点２１
〜２５には波形整形されたアドレス信号が出力さ
れており、各トランジスタのソースは接地電位７
に接続されておりトランジスタ１４のドレインは
電源電圧２６に接続されている。接点１にはワー
ドラインの電位、接点８には、読み出し共通接点
の電位が印加される。ここで、チツプイネーブル
信号（以下CEと略す）がロウの状態、つまりス
タンドバイ状態ではアドレスバツフア２７はCE
信号及び信号によりコントロールされてお
り、アドレス入力信号Aiは波形整形されたアド
レス信号、２１〜２５に整形される。スタンドバ
イ状態では、波形整形されたアドレス信号２１〜
２５はロウレベルになる。ロウデコーダーのドラ
イバートランジスタ１０〜１３のゲートには波形
整形されたアドレス信号２１〜２４が入力するの
で、ワードライン接点１の電位はスタンドバイ時
にハイになる。トランジスタ１５は書込み時に接
点１と接点２８を分離し、読み出し時に両接点を
接続する役目をしており、そのゲート接点３０に
は読み出し時ハイレベル、書込み時ロウレベルの
信号が入力される。トランジスタ４は書込みトラ
ンジスタであり、書込み時に、ワードラインを書
込み電位Vppまで充電する。

次に、第２図に基づき、第１図に示す回路動作
を説明する。

今メモリーセル２にデーターが書込まれている
場合を考えると、読み出し共通接点８がスタンド
バイ時にフローテイングになる回路構成になつて
いるので、スタンドバイ時中に、メモリーセルの
リークにより、読み出し共通接点８の電位は接地
電位７に落ちる。読み出し共通接点８の電位が零
の状態で、スタンドバイからアクテイブにモード
を変え、接点１以外のワードラインを選択する
と、ワードライン接点１はハイレベルからロウレ
ベルに変化するため、第２図Ａに示すようにその
時接点１と接点８の間の容量３４のカツプリング
により（選択されているワードライン以外の全て
のワードラインと読み出し共通接点の間のカツプ
リングが影響する）読み出し共通接点８の電位は
零より減少してマイナスになる。このため第２図
に示すようにメモリセルトランジスタ２の書き込
まれたデータに応じて選択された読み出し共通接
点の電位が、第２図に示すようにデータが“０”
読みであれば曲線Ｂ、“１”読みであれば曲線Ｃ
のように立上がるが、読み出し共通接点８の電位
がマイナスとなつているため、“０”読み（曲線
B′）と“１”読み（曲線C′）でDATA OOTのア
クセスタイムが異なるという欠点を有していた。

この欠点を解決する目的で従来読み出し共通接
点８に第３図に示す放電回路が接続されていた。
この放電回路の動作を第３図乃至第４図に基づき
説明する。尚、第１図乃至第２図と同一箇所には
同一符号を付して説明する。スタンドバイ時に
は、トランジスタ３０１〜３０４のゲートにはア
ドレスデコーダよりロウレベルの信号が印加され
電源電圧２が抵抗３０７、コンデンサ３０８の
RCによつて遅延されて接点３０９にはハイレベ
ルの信号が印加されトランジスタ３１０がオンす
る。次にセルがアクテイブ状態に移ると、トラン
ジスタ３０１〜３０４がオンし接点３０９はロウ
レベルに落ちるが、抵抗３０７とコンデンサ３０
８による遅延のため第４図に示すようにＤだけ遅
れるため、選択された読み出し共通接点８は、第
１図乃至第２図において説明したように一且マイ
ナス電位になるが、トランジスタ３１０がRCに
よる遅延だけオンしているため第４図曲線Ｅに示
すように零電位に回復し、セルトランジスタの
“０”読みと“１”読みのデータ内容によるアク
セスタイムの違いを補償できる。しかしRCによ
る遅延の間は、アクセスできず、アクセス時間が
長くなり、高速性に適合しない欠点を有してい
た。

本発明は上記点に鑑みなされたもので、半導体
不揮発性記憶トランジスと、このトランジスタの
ゲートに接続されたワードラインと、前記トラン
ジスタのソースあるいはドレインに接続されたデ
イジツトラインと、前記トランジスタのソースあ
るいはドレインに接続された基準電位と、前記ワ
ードラインの電位をスタンドバイ時に、前記基準
電位にする手段とを具備することによつて、スタ
ンドバイ状態からアクテイブな状態にモードが切
換つた時、CEからのアクセスタイムがメモリー
セルに書込れたDATAの内容にほとんど依存せ
ず、しかもアクセスタイムが高速化できる半導体
不揮発性読み出し専用記憶装置を提供することを
目的とするものである。

本願発明はスタンドバイ時に全ワードラインの
電位を接地電位にすると伴に、読み出し共通点の
電位を接地電位あるいは、読み出し共通接点の取
り得るハイレベルにする回路を接続し、また、書
込み時にメモリーセルのゲートを高電圧にする書
込み用Ｄタイプトランジスタのドレインに、その
ゲートに読み出し時ロウレベル、書込み時ハイレ
ベルになる信号が入力されるＥタイプトランジス
タを接続することにより達成するものである。

以下、図面を参照して本発明を実施例に基き詳
細に説明する。本発明を部分デコード方式の４ビ
ツトROMに基づいて説明する。第５図は本発明
による部分デコード回路を示し、第６図は本発明
によるロウデコーダ回路及びメモリセルを示す。
尚、第５図、第６図において、第１図乃至第４図
と同一箇所には同一符号を付して説明する。第５
図の部分デコード回路はブートストツプ・プルア
ツプ・インバータ５１と、プツシユプル回路５２
及びレベルキーパー用トランジスタ５４による構
成されている。

次に回路動作を説明する。スタンドバイ時はト
ランジスタ５６のゲートにチツプ・イネーブルバ
ー信号が接続されているさめ、部分デコード
出力fl（この場合ｌ＝１〜４）はロウレベル、1
はハイレベルとなる。またアクテイブ時は選択さ
れているワードラインのfl（ｌは１〜４の内のど
れか）はハイレベル、1はロウレベルになり、そ
れ以外のflはロウレベル、1はハイレベルとな
る。これらの信号fl，1が第６図で説明するロウ
デコーダ回路に入力されて、選択すべきセルを選
択する。第６図において９０，９７，１１１はイ
ントリンシツクタイプ（以下Ｉタイプと略す）ト
ランジスタ、９１，１００，１０５はＤタイプト
ランジスタ、９３〜９５，９８，９９，１０６〜
１０９，１１２，１１３はＥタイプトランジス
タ、１０１〜１０４は不揮発性メモリーセル、１
４２，１４５，１４６，１４７はワード線、１２
７〜１２９はf₂〜f₄ブロツク、１１０はインバー
タ、１４０〜１４４は接点である。第５図で示す
部分デコード回路のドライバートトランジスタ５
８，５９のゲート接点へ前記アドレスバツフアに
よつて波形整形した入力信号が入力される。これ
らの信号より、部分デコードされたf₁〜f₄が得ら
れる。アクテイブの時、f₁が選択されていればf₁
はハイレベル₁はロウレベルになり、f₂，f₃，f₄は
非選択なためロウレベル₂，₃，₄はハイレベル
になる。一方スタンドバイ時は、部分デコード回
路のドライバートランジスタ５８，５９に並列に
ゲートにCE信号が入るトランジスタ５６が接続
されているため、fl（ｌは１〜４の全て）はロウ
レベルになり、はハイレベルになる。

第６図は、本発明を用いたロウデコーダー回路
及びメモリーセルトランジスタである。第６図で
トランジスタ９３〜９５はロウデコーダーのドラ
イバートランジスターであり、トランジスタ９
３，９４には、波形整形されたアドレス信号
A₃〓or₃〓，A₄〓or₄が直接入力され、トラン
ジスタ９５の入力（ｍ＝１〜４）は部分デコ
ードされた信号であり、これらのドライバートラ
ンジスターで４個のアドレスがデコードされる。
一方，lmの信号ともCE、及び信号でコン
トロールされているので、スタンドバイ時には
lmはロウレベル、はハイレベルになる。一方
前記fl（ｌ＝１〜４）は部分デコードされた信号
であるため、接点１４１の信号は、fl及びによ
り、接点１４２，１４５，１４６，１４７，のう
ちどれか一つにデコードされる。従つてこのデコ
ーダーで８個のアドレスがデコードされる。セル
のゲートに高電圧をかけるための書込みトランジ
スタ１００のドレインには、Ｅタイプトランジス
タ９９が接続されている。このトランジスタ９９
のゲート接点１２３には読み出し時ロウレベル、
書込み時高電圧がかかる信号が接続されているた
め、スタンドバイ時前記書込みトランジスタ１０
０を流れる電流を零にして、不揮発性読み出し専
用記憶装置の低消費電力化に役立つことができ
る。従つてスタンドバイ時には、（ｍは１〜
４）がハイレベル、lmがロウレベルになるた
め、接点１４１の電位は零になる。またfl（ｌ＝
１〜４）はロウレベルになるため、接点１４１と
ワードラインは分離され、はハイレベルになる
ため接点１４２、１４５〜１４７は零電位とな
る。これらのことは全てのワードラインに関して
言えることなので、第６図に示すロウデコーダー
を用いれば、スタンドバイ時に全てのワードライ
ンを零電位にすることが出来る。

スタンドバイ時における読み出し共通接点の電
位について説明する。不揮発性メモリーセルの放
電能力と、センスアンプの充電能力の間に能力差
がない時には、読み出し共通接点に特別な回路を
接続する必要はなく、この時読み出し共通接点の
電位はスタンドバイ時にフローテイングになる。

しかし、センスアンプの読み出し共通接点の充
電能力がない時には、“０”読みが“１”読みに
比べて遅い時にはスタンドバイ時に読み出し共通
接点がハイレベルになる回路構成にする必要があ
る。また“１”読みが“０”読みに比べて遅い、
つまり、不揮発性メモリーセルの放電能力がない
時には、スタンドバイ時、読み出し共通接点が接
点電位になる回路構成にする必要がある。

従つてCEからのアクセスタイムがデートの内
容によつて異なる不都合が生じていた。以下不揮
発性メモリーセルに放電能力がない場合におい
て、読み出し共通接点を接点電位（Ｎチヤネル
MOSFETでは零電位）にする回路構成について
説明する。スタンドバイ時、読み出し共通接点１
４４の電位を零にするのはトランジスタ１０５〜
１１３である。この回路はブートストラツププル
アツプインバータによつて構成されている。この
回路で、トランジスタ１０６〜１０９のドライバ
トランジスタのゲートにはf₁〜f₄のスタンドバイ
時にロウレベルになる信号が入力されているた
め、スタンドバイ時にトランジスタ１１３はON
するので、読み出し共通接点の電位は強制的に零
になる。

次にスタンドバイ状態からアクテイブ状態にモ
ードを変えた場合、選択されたワードライン以外
のワードラインは、全て、スタンドバイ状態と同
じ零電位を保ち、選択されたワードラインのみハ
イレベルになる。この時、読み出し共通接点１４
４とハイレベルになつたワードラインの間で容量
のカツプリングが起こるがこのカツプリングは従
来例に比べて非常に小さいので、モードの切換え
は読み出し共通接点の電位にほとんど影響をおよ
ぼさない。このため本発明を用いれば、CEから
のアクセスタイムは不揮発性記憶装置に書込まれ
た内容（“０”か“１”か）に依存しない値とな
り、しかも従来例のような放電回路を用いていな
いため、従来例のように放電回路における非選択
なワードラインと接点３０９の電位の間のタイミ
ングを取る必要もなく、両者の間の遅延時間（第
４図におけるＤの区間）も存在しないため、高速
なアクセスタイムを得ることが出来る。

現在の不揮発性読み出し専用記憶装置ではスケ
ーリングにより増々高速化、低消費電力化が必要
になつている。従つて本発明を用いれば、アドレ
スからのアクセスタイムと同様に重要であるCE
からのアクセスタイムを高速化し、スタンドバイ
時の消費電力を低減するため、高速化、低消費電
力化に大きく寄与することが出来る。不揮発性読
み出し専用記憶装置で、高速化、低消費電力化と
ともに必要なのは不揮発性メモリーセルの高信頼
性である。従来例のようにスタンドバイ時ワード
ラインをハイレベルにすると、スタンドバイ時に
不揮発性メモリーセルにDATAが誤書込みされ
る心配が有るが、本発明を用いれば、ワードライ
ンは接接電位になるため誤書込みされる心配が有
るが、本発明を用いれば、ワードラインは接接電
位になるため誤書込みの心配が無く、不揮発性メ
モリーセルの信頼性が向上する。

また、本発明を用いれば従来例のようにモード
を切換えた時、基板電位が負になることがないた
め基板電位が安定し、基板電位が不安定なために
生じる問題点は解決される。

尚、本発明においてはｎチヤネルトランジスタ
の部分デコード方式を用いた場合について説明を
行なつたが、これに限定されるものではなく、直
接デコード方式を使用しても良い。次に本発明を
直接デコード方式におけるCMOS回路に適用した
第２の実施例を第７図に基づいて説明する。尚第
１図と同一箇所は同一符号を付して説明する。第
７図は本発明をCMOSトランジスタを使つた場合
のロウデコーダ回路及びメモリーセルを示す。第
７図において、トランジスタ２００〜２０８はロ
ウデコーダを構成し、トランジスタ２１０〜２１
８、及びインバータ２１９はスタンドバイ時にト
ランジスタ２１８をオンさせる役目を果たす。第
７図において、トランジスタ２００〜２０２，２
０６，２１０〜２１２，２１６はｐチヤネル型Ｅ
タイプトランジスタ、トランジスタ２０３〜２０
５，２０７，２１３〜２１５，２１７，２１８は
Ｎチヤネル型Ｅタイプトランジスタ、トランジス
タ２０８はｎチヤネル型Ｄタイプトランジスタ、
トランジスタ２１９はメモリーセルトランジスタ
である。ここで第７図においてはスタンドバイ時
に読み出し共通接点の電位が零電位になる場合を
示す。

第７図においてロウデコーダーはCE及び信
号で制御されているので、スタンドバイ時、ワー
ドライン接点２３１の電位は零になる。またトラ
ンジスタ２０８は読み出し時接点２３０と接点２
３１を接続し、書込み時は逆に分離する。従つて
第７図の第２の実施例を用いれば、スタンドバイ
時、読み出し共通接点２３２及びワードラインの
電位を零に出来るので、本発見の効果を生かすこ
とができる。

以上述べたように、本発明によればアドレスか
らのアクセスタイムと同様に重要であるCEから
のアクセスタイムを高速化し、スタンドバイ時の
消費電力を低減するため、高速化、低消費電力化
に大きく寄与することが出来る。また従来ではス
タンドバイ時ワードラインをハイレベルにする
と、スタンドバイ時に不揮発性メモリーセルに、
DATAが誤書込みされる心配があつたが、本発
明を用いれば、ワードラインは接地電位になるた
め誤書込みの心配が無く、不揮発性メモリーセル
の信頼性が向上する。

さらに、本発明を用いれば、従来例のようにモ
ードを切換えた時、基板電位が負になることがな
いため基板電位が安定し、基板電位が不安定なた
めに生じる問題点は解決される。

尚、本発明における実施例ではＮチヤネル型
MOSFET，CMOSについて述べたが、これに限
定されることなくｐチヤネル型MOSFETによつ
ても可能である。

【図面の簡単な説明】

第１図は、従来のアドレスバツフア及びメモリ
ーセルトランジスタ周辺回路図、第２図は、第１
図に示す回路の特性図、第３図は従来の放電回路
図、第４図は従来回路に放電回路を付加した場合
の第１図に示す回路の特性図、第５図乃至第６図
は本発明の一実施例を示すもので、第５図は部分
デコード回路図、第６図は行デコーダ及びメモリ
ーセルトランジスタ周辺回路図、第７図は本発明
をCMOSトランジスタによつて構成した第２の実
施例を示す回路図である。図において、９３〜９５……ドライバートランジスタ、１０
１〜１０４……メモリーセルトランジスタ、１２
７〜１２９………f₂〜f₄ブロツク、１００……書
込みトランジスタ、１４２，１４５〜１４７……
ワード線、１４４……読み出し共通接点。

Claims

【特許請求の範囲】

１半導体不揮発性記憶トランジスと、このトラ
ンジスタのゲートに接続されたワードラインと、
前記トランジスタのソースあるいはドレインに接
続されたデイジツトラインと、前記トランジスタ
のドレインあるいはソースに接続された基準電位
と、前記ワードラインの電位をスタンドバイ時に
前記基準電位にする手段と、前記ワードラインに
接続された書込みトランジスタと、この書込みト
ランジスタに直列に接続され書込み時に導通しス
タンドバイ時に非導通となるエンハンスメントタ
イプのトランジスタとを具備することを特徴とす
る半導体不揮発性読出し専用記憶装置。