JPS6122394A - ハ−ドウエアによるスクロ−ル機能を有するアドバンスビデオプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野１ 本発明はビデオ信号装置に関するもので、とくに１個ま
たは複数個の可動パターンをより大型の固定パターン」
二の選択された位置で重畳させることができるようにし
た、ビデオ表示プロセッサに係わるものである。　表示
画面は１回につき１ピクセル分だけ、水平方向および垂
直方向にスクロールさせることが可能である。 【従来の技術１ １個または複数個の可動パターンをより大型の固定パタ
ーントの選択された位置で重畳（スーパーインポーズ）
させる基本原理は、本出願人を譲受人とする米国特許第
４，２４３，９８４号によって、すでに開示されている
。　また可動のパターンを開示するシステムとしては、
ほかに例えば、米国特許第４，１１２，４２２号、第４
，１２９，８５８号、第４，０３４゜８９０号、第４，
１０７，８８４号、第４，０１８，３８２号、第４゜ｌ
ｉＢ、４４４号、第４，７７１，１５５号、第４．２９
８．４７８号。 第４，２３２，３７４号、第４，１７７．４８２号およ
び第４，１１Ｂ。 ８５５号等にその開示例がある。 ［発明の概要］ ビデオモニタ、あるいはビデオモニタとして用いるテレ
ビ受像機の図形パターンは、アドバンスビデオプロセッ
サのハードウェア的スクロール機能によりスクロールさ
せることが可能である。 この場合、垂直スクロールレジスタおよび水平スクロー
ルレジスタにより、水平方向には２５８個までのピクセ
ルを、また垂直方向にも２５６個までのピクセルをそれ
ぞれスクロールさせることがでキル、　　この水平スク
ロールレジスタはアドバンスビデオプロセッサの一部を
構成するものであり、ホストマイクロプロセッサ（ＣＰ
Ｕ）によって、ロードされる。　ホストマイクロプロセ
ッサはピクセルの水平方向位置決定に８ビツトの情報を
用い、また水平方向位置決定にも８ビツトの情報ヲ用い
て、該アドバンスビデオプロセッサの動作を制御する。 　この場合、スクリーンのタテおよびヨコの寸法により
、水平方向スクロールレジスタまたは垂直方向スクロー
ルレジスタのいずれ】に１８ビツトの記憶内容を変更す
ることによって、表示画面をピクセルごとに左右いずれ
かの方向あるいは上下にロールさせることができる。 なおここにいう表示画面とは、動作モードにより、２４
８ないし２５Ｂのラインおよび１９２ないし２５６行に
配列されたピクセル群として定義されるものである。 表示画面は、アドバンスビデオプロセッサ内に内蔵され
た水平方向スクロールレジスタおよび垂直方向スクロー
ルレジスタの記憶内容を変更することによって、１回に
つきｌピクセル分だけ、水平方向および垂直方向にスク
ロールさせることが可能である。　水平方向スクロール
レジスタまたは垂直方向スクロールレジスタの記憶内容
が変更されると、ビデオ表示ＲＡＭ内の記憶場所から得
た表示中のデータは、水平方向スクロールレジスタおよ
び垂直方向スクロールレジスタにより該ビデオ表示ＲＡ
Ｍのアドレスの変更に従って変更される。 ［実施例］ 次に図面を参照して本発明の詳細な説明する。 第１図は本発明によるアドバンスビデオプロ（！１ゾ＋
１を含むビデオ表示システム１００を示すブロック図で
ある。　同図において、ホストマイクロプロセッサ（Ｃ
ＰＵ）３０は双方向データバス５１、制御バス４９およ
び割込みライン４７を介してアドバンスビデオプロセッ
サ（ＡＶＤＰ）１とインターフェースする。　このアド
バンスビデオプロセッサｌはマイクロプロセッサ３０を
カラービデオモニタ３３とインターフェースさせるのに
用いるものである。　アドバンスビデオプロセッサｌは
さらに、ダイナミックＲＡＭ３１を用いてビデオスクリ
ーンに表示される情報を記憶する。　上記マイクロプロ
セッサ３０はこれと７ドバンスビデオプロセツサ１間の
８ビー、トデータバス５１を介してアドバンスビデオプ
ロセッサｌの構成レジスタをロードし、ついで該マイク
ロプロセッサ３ｏは、ビデオスクリーン３２に表示ナベ
き情報をビデオＲＡＭ３１に供給する。　アドバンスビ
デオプロセッサ１は。 マイクロプロセッサ３０によるアクセスとは独立して、
ビデオスクリーン３２のリフレッシュを行なう、　ビデ
オＲＡＭ３１は８ビツトアドレスバスおよび８ビツトデ
ータバスを介して、アドバンスビデオプロセッサｌによ
りアクセスされる。　アドバンスビデオプロセッサｌは
さらに、必要なＲＡＳ（行アドレスストローブ）信号お
よびｃＡｓ（列アドレスストローブ）信号を供給して、
ダイナミックビデオＲＡＭ３１を７ドバンスビデオプロ
セツサｌとインターフェースさせる。　さらにアドバン
スビデオプロセッサｌには、ランダムアクセスメモリ〒
あるビデオＲＡＭ３１が接続され、このＲＡＭ３１は双
方向データバス５３．メモリアドレスバス５５および制
御ライン４５を介してアドバンスビデオプロセッサｌに
接続されている。　図形等（以下グラフィックスという
）の表示方式としては、２つの方式が考えられ、赤緑青
（ＲＧＢ）モニタ３３を用いてこれをＲＧＢバス３９を
介して７ドバンスビデオプロセツサ１と結合させる方式
と、複合ビデオモニタ／テレビ受像機３５を用いてこれ
を色差バス４１およびビデオエンコーダ／ＲＦモニタ３
７を介してアドバンスビデオプロセー７す１と結合させ
る方式の二方式のうち、一方もしくは双方を用いること
とする。　なお、上記複合ビデオモニタ／テレビ受像機
３５には、音声バス４３を経由して音声入力も与えられ
る。　アドバンスビデオプロセッサｌは７個の基本的機
能ブロックを含み、これらブロックに含まれるＣＰＵ制
御ロジックＢ５は、前記ホストマイクロブロセー、す３
０と７ドバンスビデオプロセツサｌとの間のインターフ
ェースを司り、制御ライン４９の末端部を構成するとと
もに、データバス５１を介してデータの入出力を行ない
、さらに割込みライン４７を介してホストマイクロプロ
セッサ３０に対する割込み動作を行なうものである、　
このＣＰＵ制御ロジック８５により、ホストマイクロプ
ロセッサ３０は５種類の基本動作を行なうことが可能と
なる。　すなわち、ビデオＲＡＭ３１に対するデータの
書込み、該ビデオＲＡＭ３１からのデータの読出し、ア
ト六ンスビデオプロセッサｌの内部レジスタ６３に対す
る当該（ＲＡＭ３１から読み出された）データの書込み
、これらアドバンスビデオプロセッサｌの内部レジスタ
６３のうちのいくつかのレジスタからのデータの読出し
、およびアドバンスビデオプロセッサ１の表示ロジック
内に含まれている内部音声ゼネレータ６９に対する書込
みである。 データ転送の形式および方向は制御ライン４８、とぐに
Ｃ３Ｗ、Ｃ３Ｒ，（第２ａｍ上端）、およびモード入力
ラインにより制御される。　ラインＣ５Ｗはマイクロプ
ロセー、す３０からアドバンスビデオプロセッサｌへの
書込み選択ラインであり、このラインＣ３Ｗが低レベル
に活性化され　ると。 データライン５１のＣＯＯないしＣＤ７（第９図）　−
にの８ビツトが７ドバンスビデオプロセツサ１にストロ
ーブ入力される。　他方、ラインＣ５Ｒはマイクロプロ
セッサ３０から７ドパンスビデオプロセツサｌへの読出
し１ｌｌＲラインであり、このラインＶＳＲが低レベル
に活性化されて、アドバンスビデオプロセッサｌからラ
インＣＤＯないしＣ［１７に８ビツトのデータが出力さ
れて、マイクロプロセッサ３０が読み出しを行なう、　
なお、ラインＣ３ＷおよびＣ３Ｒがいずれも低レベルに
活性化された場合は、前記音声ゼネレータ６９に対する
アドレス指定が行なわれる。 前記モードは、読出しまたは書込み転送の発信側もしく
は宛先を決定するもので、このラインは一般にｃｐｕ　
（マイクロプロセ・フサ３０％位アドレスラインに接＆
ｌれている。 上記ホストマイクロプロセッサ３０と７ドバンスビデオ
プロセツサ１間のデータ転送方式を第１表に示す。 前記基本機能ブロックのうちビデオＲＡ　Ｍ制御ロジ・
、り６７（第１図参照）は、アドバンスビデオプロセッ
サｌとビデオＲＡＭ３１との間のインターフェースを制
御するもので、制御ライン４５に出力された制御信号に
応答して、メモリアドレスバス５５を介して指定された
ビデオＲＡ　Ｍ３１のメモリアドレス位置へ、データバ
ス５３を介して転送されるデータの転送を司るものであ
る。　なお９図示の実施例では、このデータバス５３は
これを８ビツト双方向バスとし、またメモリアドレスバ
ス５５は、これを８ビット多重アドレスバスとする。　
　また第１図に示すアドバンスビデオプロセッサ１は、
ビデオＲＡＭ３１に対するダイナミックリフレッシュヲ
行いつつ、１８にバイト（たとえば７Ｍ９４４１８を２
個、またはその相当品）、もしくは３２にバイト（たと
えば７Ｍ３４４１Ｂを４個、またはその相当品）、もし
くは８４にバイト（たとえば７Ｍ９４４１８を８個、ま
たはその相当品）を直接アドレスしうるちのとする（た
だし上記ＴＭＳ４４１１１１はテキサスインスツルメン
ツ社の製品番号である）。 第１図および第２ａ、　２ｂ図に示す内部レジスタ（群
）６３は、読出し専用レジスタを２個、ステータスレジ
スタおよびスプライト衝突レジスタ（第２表）を各１個
、および書込み専用レジスタ（第３表）８４個を有する
。　このうち、書込み専用レジスタの機能は下記のごと
イである。　すなわち、これら書込み専用レジスタのう
ち３個は、アドバンスビデオプロセッサ１の動作モード
を特定するもので、たとえばＲＧＢモニタ３３や、ある
いは複合ビデオモニタ／テレビ受像機３５を駆動するの
に必要な動作モードやビデオ信号出力の形式等のオプシ
ョンを特定する。　また内部レジスタブローツク６３内
の書込み専用レジスタのうち６個は、アドバンスビデオ
プロセッサｌに特定されたレジスタで、メモリアドレス
マーノピングレジスタヲ表示して、ビデオＲＡＭ３１内
の記憶位置を特定するものである。　さらに上記書込み
専用レジスタのうち１個は、カラーコードレジスタで、
ビデオ表示プロセッサｌＯがテキストモードで動作中に
カラーの指定を行なう、　ほかに単独のレジスタが２個
あり、これはスクロール用のレジスタで、そのうち一方
は水平方向スクロール用、他方は垂直方向スクロール用
である。　さらにプログラマブルな割込みレジスタが１
個あり、すべてのテレビモニタ信号で発生する各水平リ
トレース期間中には。 この割込みレジスタによりアドバンスビデオプロセッサ
１の設定変更が可能となる。　４個のブロ・７り移動ア
ドレスおよびデクリメント（逆歩進）カウンタレジスタ
は、ビデオメモリの各ブロックのうち指定されたブロッ
クを該ビデオメモリの他のメモリ位置に移動させること
ができる。３２個のレジスタはカラーパレットパイロッ
トレジスタで、　　（５１２色カラーパレットから）各
水平走査ラインにつき最大１６種類の表示可能のカラー
を指定する。 つぎに、前記読出し専用レジスタの機能は下記のごとく
である。　すなわちステータスレジスタには割込みやス
プライトの同時発生および任意の１水平走査ライン上に
１１個目のスプライトがあることを示すフラッグが記憶
されている。　前記７ドバンスビデオプロセツサｌには
１個の８ビツトのステータスレジスタ２８が含まれてお
り、このステータスレジスタはマイクロプロセッサ３０
によりその読出しを行なうことができる。　　このステ
ータスレジスタ２８のフォーマツ！・は第４表に示す割
込みベンディングを示すフラッグ（Ｆ）と、スプライト
の同時発生を示すフラッグ（Ｃ）と、１１番目のスプラ
イトを表わすフラ・リグ（１１Ｓ）と、もしあれば、Ｉ
ＩＪ！を目のスプライトの番号を表わす数とを含むもの
である。 上記ステータスレジスタ２８の読出しは任意の時点でこ
れを行なって、上記Ｆ　、　Ｃ、ＩＩｓフラッグのステ
ータスビットの検定を行なってもよい。 なお、ステータスの読出しにより割込みフラ・ｔグＦは
クリヤされるが、ステータスの非同期読出しによりフレ
ームフラッグ（Ｆ）のビットがリセットされて結果的に
欠落することもあるため、ステータスレジスタ２８の読
出しは、アドバンスビデオプロセッサｌの割込みがベン
ディング状態にあるときにのみ行なうのがよい、　また
このステータスレジスタ２Ｂの読出しに要するデータの
転送は１回のみである。 。゛みベンディングフラッグ（Ｆ） ステータスレジスタ２８のＦ状態フラッグは。 割込みベンディングがあるときには常に１にセットされ
るが、このビットが設定されるのは次の３つのうちのい
ずれかの場合、すなわちブロックの移動が完了したとき
と、プログラマブルな割込みモードが選択されたときと
、フレームエンドが発生したとき（垂直リトレース期間
）である、　割込みベンディングフラッグは、ステータ
スレジスタ２８の読出しが行なわれたとき、あるいは外
部からのリセット信号によって０にリセットされる。 適当な割込みイネーブルビット（書込み専用レジスタｌ
のＩＥビット２または書込み専用レジスタｌＯのＰＩＥ
ビット２）が１にセットされたときには、Ｆステータス
フラッグが論理ｌであれば必ず、ＩＮＴが低レベルで活
性化される。 なお、ステータスレジスタ２８は各側込みの実行後、か
ならずその読出しを行なって、当該割込みモードをクリ
ヤし９次の割込みの発生で新しい割込みを受けるべく待
機するようにする必要がある。 ［発ｌフラッグ　Ｃ ステータスレジスタ２８内のＣステータスフラッグは、
２個ないしそれ以上のスプライトが同時１ら に発せられたときに１にセットされる。　このスプライ
トの同時発生は、スクリーン上で任意の２個のスプライ
トが１個の重畳するピクセルを共有する場合に起るもの
である。　この場合、一部もしくは全部がスクリーン外
にあるスプライトのほかに、透明なカラースプライトを
も考慮の対象とする。　Ｃフラッグはステータスレジス
タ２８の読出し完了後、あるいはアドバンスビデオプロ
セッサ１が外部からリセー、トされた後に論理０にクリ
ヤされる。 なお、このステータスレジスタ２８の読出しはパワーア
ップ後ただちに行なって、同詩発生フラ、ジグのリセッ
トを確実に実行するようにする必要がある。 アドバンスビデオプロセッサｌは各々の同時発生のピク
セル位置を、その位置がスクリーンのどの点に位置して
いるかには係わりなく、当該ピクセルの発生中にチェッ
クする。　この動作はｌ／６０秒ごとに行なわれ、従っ
てこのような期間中に２個以上のピクセル位置を移動さ
せている状態では、アドバンスビデオプロセッサｌによ
り同時発生チェックを行なう際に、複数のスプライトに
複数個の重畳するピクセルを共有させたり、あるいは場
合によっては、複数のスプライトどうしを完全に互いに
飛び越させたりすることが可能である。 １１　　スプライトフラッグ　ＩＩＳ　　および番夢ス
テータスレジスタ内のＩｔｓステータスフラッグは、水
平走査ライン（選択モードによりライン０−２０９のう
ちのいずれか）に１１以上のスプライトが含まれており
、かつフレームフラッグ（Ｆ）が論理０である場合は常
に０にリセ町トされる。 このＩＩｓステータスフラッグは、ステータスレジスタ
の読出し完了後、あるいはアドバンスビデオプロセッサ
１が外部からリセットされた後で。 Ｏにクリヤされる。　　またＩＩＳフラッグが論理ｌに
セットされた場合には必ず、該フラッグがセットされ、
有効となりこの時点で、１１個目のスプライトの番号が
ステータスレジスタ２８の下位５ビツトに入力される。 　ただしこの１１番目のスプライトの設定によって割込
みが行なわれることはないどのスプライト群（１個の群
の場合もあり。 複数の群の場合もある）にスプライトの衝突が発生した
かは、スプライト衝突検出レジスタ８３により判定する
。 このスプライト衝突レジスタ８３は８ビツトレジスタで
、どのスプライト群が衝突を起したを判定するのに用い
ることができる。　スプライトカラーバイトはカラービ
ットが４個と、先行うロックビ・Ｊトが１ビツトと、残
りの３ビツトからなり、これら残りの３ビツトはスプラ
イトを８個のグループに分割するのに用いられ、スプラ
イト衝突レジスタ８３の各ビットがこれら８個のグルー
プのひとつに対応する。　従って、２個のスプライトが
衝突した場合には必ず、これらビットのうちの１ないし
それ以上のビットがセットされることになる。　このス
プライト衝突レジスタ８３は、前記マイクロプロセッサ
３０がこのレジスタを読出すことによって、クリアされ
る。　　スプライト衝突レジスタ８３における上記８個
のグループの構成を第６図に示す、　　なお、このレジ
スタ８３の読出しには３回分のデータ転送が必要である
。 スプライトプロセッサｌＯは９図示（第１図）の実施例
では、単一のチップに形成したアドバンスビデオプロセ
ッサｌに対するスプライト制御を全面的に司るもので、
このスプライトプロセッサ１０により１本の水平走査線
上に１０個ものスプライト（第１図の実施例の場合）を
乗せることができる。　従来のビデオ表示プロセッサで
は、１走査線あたりわずか４個のスプライトに限られて
いたのである。　　スプライト自体は多色でも単色でも
よ〈、スプライトの各々の水平走査線の半分を。 選択的にそのスプライトとは異なるカラーとすることも
できる。　　さらに本実施例においては独自のスプライ
ト同時発生検出方式が提供されている、　このような方
式では１表示画面上でいずれか２個のスプライトがルな
くとも１個の重畳するピクセルを共有している時は、ス
プライトの同時発生が起っている。　このような特徴を
具体化するのに必要なスプライトマツピングは、ビデオ
ＲＡＭ３１に内蔵されている。 グラフィックスおよびテキストの処理はグラフィックス
・テキストプロセッサ６０で行なうが。 この場合マイクロプロセッサ３０によって７ドバンスビ
デオプロセツサｌの設定を行なうことにより、第１図に
示す実施例の場合１次の表示モードのうちいずれかの動
作を行なう。 ２５８　Ｘ　　１９２個のピクセルからなる表示両面で
８×８ピクセルの各ブロックに対して２色の解像度を用
いる第１のグラフィックス表示モード。 ２５８　Ｘ　　１９２個のピクセルからなる表示両面で
８Ｘｌピクセルの各ブロックに対して２色を用いる第２
のグラフィックス表示モード。 ２５ｓ　ｘ　　ｌ８２ｍのピクセルからなる表示両面で
４×２ピクセルの各ブロー、りに対して２色を用いる第
３のグラフィックス表示モード。 ５１２　Ｘ１９２個のピクセルを用いる゛全ピクセル解
像度で、８×１ピクセルの各ブロックに対して２色を用
いた高解像度である第４のグラフィックス表示モード。 ２５８　Ｘ　　２１０個のピクセル解像度の全ビットマ
ツプを用いる第５のグラフィックス表示モード。 ２４行４０列のテキストを用いる第１のテキストモード
。 ２４行８０列のテキストを用いる第２のテキストモード
。 ただし上記第５のグラフィックス表示モードである全ビ
ットマツプモード以外のグラフィックス表示およびテキ
ストモードは、すべてテーブル駆動とする。 第１図の実施例における音声ゼネレータ６８は、オンチ
ップでの音声発生を行なうものであり。 このような機能のデバイスは、たとえばテキサスインス
ッルメンツ社製の５Ｎ７８４８８８テ／＜イス等ニより
おきかえ可能である。　この回路は３個のプログラマブ
ルトーンゼネレータと、１個のプログラマブルノイズゼ
ネレータと、１２０ないし　１００，０００Ｈｚの周波
数応答帯域と、２ｄＢきざみで２ｄＢから２８ｄ８まで
の１５のプログラマブルな減衰ステーＩプを有するもの
である。 次に参照する第２図は第１図に示すアドバンスビデオプ
ロセッサｌのブロック図である。　第１図につき先に述
べたごとく９内部レジスタＢ３は２個の読出し専用レジ
スタと６４個の書込み専用レジスタを含んでいる。　図
には、さらに１６色に各々対応する１６個の９ビツトの
レジスタであるカラーパレットレジスタ２が含まれてい
る。　　これらのカラーパレットレジスタ２は、スプラ
イト制御ロジック５８と、前記グラフィックス争テキス
トプロセッサ６０の一部を構成する第１．第２．第３の
カラーパフ７Ｂ１．８２．６４と、プログラムカラー用
のボーダーカラーレジスタ ２３と、テキストカラーレジスタ３０によりアドレスさ
れる。 なお、ア、ドパンスビデオプロセッサｉは、第１図およ
び第２図の実施例においては、グラフィックス表示モー
ドでは各文字のカラーのフェッチを行なうが、テキスト
モードでは行なわない。 上記カラーパレットレジスタ２は、カラーパレット読出
しロジック６５によりアドレスされ１個々のカラーパレ
ットレジスタの記憶内容はＤ／Ａ変換変換−ジー２７に
入力される。　このＤ／Ａ変換ロジック６７は、さきに
第１図のカラーパレット・ビデオ出力ロジック５７につ
き説明したように、ＲＧＢモニタ３３にＲ，Ｇ、Ｂカラ
ー信号を供給するか。 あるいはビデオ符号化ＲＦモジューレタ３７に色差信号
を供給するものである。　なお、アドバンスビデオプロ
セッサｌの構成により、」二記り／Ａ変換ロジックＢ７
の出力はＲＧＢバス３３か、あるいは色差バス４１に出
力される。 カラーパレットレジスタ２は第３表に示したようにレジ
スタＲ３２ないしＲ８３を含み、これら力ラーパレット
レジスタ２に対するカラーコードの入力は、カラーパレ
ット書込みロジック３により制御される。　　このパレ
ットのフォーマットを第５表および第６表に示す、　該
パレットは１６個の９ビツトレジスタからなっており、
これを用いることにより、使用者はスクリーン上に５１
２色のうち１６色を同時に表示させることができる。　
また外部からのリセット信号にもとづいて、第７表に示
すような色差出力用のデフオールド値により。 カラーパレットの初期化を行なう。 水平カウンタすなわちプログラマプルログ＋１クアレイ
（ＰＬＡ）５により、水平走査線上の位置をカウントし
、走査ビームの位置にもとづいて命令の復号化を行なっ
て、スプライトの位置およびカラー同定用のＤ／、Ａ変
換制御ロジック８７に対するタイミング信号を生成する
。　また垂直カウンタたるプログラマプルロジー、クア
レイ（ＰＬＡ）６は走査線上の行位置をカウントし、命
令の復号化を行なって、上記水平カウンタＰＬＡが位置
カラーデータにつき行なうのと同様、スプライトレジス
タ１１に対するタイミング信号を生成する。 なお第２図には示してないが、上記水平カウンタＰＬＡ
５および垂直カウンタＰＬＡ６は下記のような論理機能
と結合されている。 カラー子先度ロジック７はまず、ボーダーカラーロジッ
ク２９．テキスト力ラーロジ・ツク３０．うラーバ・リ
ファロジック８１．８４およびスプライト制御ロジック
５９間におけるカラーロジックの優先順位を決定する。 　この場合の優先順位は、第１位をボーダとして次には
スプライトが活性領域にあるときにはそのスプライト、
さもなければ他のスプライトとし、ほかに３種ないしそ
れ以上の従属カラーおよび７種類の動作により、適当な
カラーを７ドバンスビデオプロセツサｌに対して上記カ
ラー優先度ロジック７から指定する。 割込みロジック８は、タイミング信号割込みにもとづい
て、ホストマイクロプロセッサ３０に対する割込みを行
なってレジスタのひとつへの入力を実行する。　なお、
第８表において、ｒＩＥＪはレジスタ２８の割込みイネ
ーブルビット２を、「ＦＪｌ＊ス７−タスレジスタの割
込みフレームフラー、グビ・ントＯを、ｒＰＩＥＪはレ
ジスタ１０のプログラマブル割込みイネーブルビット２
を、それぞれ表わす。 任意の水平走査又は走査線のための割込みを行なうため
のプログラマブル割込みロジック２９１水第１図に示す
実施例では、゛ ５丑８ビツトレジスタを有し、このレジスタの記憶内容
が前記垂直カウンタＰＬＡ６の内容と比較され、その結
果、走査線がホストマイクロプロセ・ソサ３０により実
行中のプログラムシーケンスに割込むことを要求してい
ることが知られた場合には、割込みロジック８に対する
割込み要求を発する前記スプライト制御ロジック５９は
、スプライトのフェッチを制御するもので、垂直力りン
タＰＬＡ６からの垂直位置信号をチェックして、スプラ
イト水平位置パターンおよびカラーデータのフェッチを
行なう。 スプライト制御ロジック５Ｓは９本実施例では３２個と
したスプライト全部の処理およびチェックを行なって、
その位置が有効であるかどうかを判定する。　次の走査
線にスプライトがロードＳれることになっているときは
、スプライト制御ロジック５９は、そのスプライト番号
あるいは垂直位置がスズライトスタック１１にロードさ
れる。　　スプライトスタック１１はスプライトの番号
をＲＡＭアドレスバス６８に出力してビデオＲＡ　Ｍ３
１からの検索を行なう。 ＣＰＵレジスタ１２は、データバス５１およびアドバン
スビデオプロセッサｌに含まれるデータバス５１Ａを介
して、ホストマイクロプロセッサ３０をビデオＲＡＭ３
１とインターフェースさせる。　また床−ムレジスタ１
３は、バックグラウンドパターンのネーム（８ビツト数
）を記憶するもので、これにより９次に表示すべき文字
のためのパターンバイトやカラーバイトをフェッチする
。　さらにアドレスレジスタ１４は、ホストマイクロプ
ロセッサ３０からの命令（読出し命令であってもまたは
書込み命令であっても）にもとづいてビデオＲＡＭ３１
をアドレスし、さらにアドバンスビデオプロセッサ１や
内部レジスタ６３．カラーパレットレジスタ５７等をも
アドレスする。 前記スクロールロジックは、垂直ステートレジスタ２２
．垂直スクロールレジスタ２３１文字カウンタ２４．水
平スクロールレジスタ２５および水平ステートレジスタ
２Ｂを含むものである。 前記第１〜第４のグラフィックスモードおよび第１．第
２のテキストモードを行なうに当って、スクリーンは４
個の文字に分割される。　これらの文字は、テレビが水
平および垂直走査が進行するのにともなって、上記文字
カウンタ２４により計数される。　また上記水平ステー
トレジスタ２６は１個々の文字のどのピクセルが現在表
示中であるかを判定する。　　さらに上記垂直ステート
カウンタ２２は、各文字のどの行が現在表示中であるか
を判定するものである。 第５のグラフィー２クス千−ドはビットマツプされるだ
けで文字に分割はされない、　このモードのときには、
テレビの水平および垂直走査が進行するのにともなって
、水平ステートレジスタ２６．垂直ステートレジスタ２
２．および文字カウンタ２４がピクセルごとのカウント
を行なう、　これらのカウンタはビデオＲＡＭ３１のア
ドレスを行なうのに用いられるものである。　他方、水
平スクロールレジスタ２５は８ビツト数を含んでおり、
この８ビツト数によりスクリーンの水平スクロール位置
を決定する。　　この水平スクロールレジスタ２５の記
憶内容は、各水平走査の開始時点で水平ステートレジス
タ２Ｂおよび文字カウンタ２４にロードされる。　　こ
れらカウンタの開始位置を変更することにより、スクリ
ーンを最大２５６の相異る水平位置にスクロールさせる
ことができる。 前記垂直スクロールレジスタ２３も８ビツト数を含んで
おり、この８ビツト数によりスクリーンの垂直スクロー
ル位置を決定する。　この垂直スクロールレジスタ２３
の記憶内容は、各走査の開始時に垂直ステートレジスタ
２２および文字カウンタ２４にロードされる。　　これ
らカウンタの開始位置を変ヂすることにより、スクリー
ンを最大２５６の相異る位置にスクロールさせることが
可能であるベースレジスタ＋５．１６．１７．１８はビ
デオ情報の個々の区画が記憶されるビデオメモリ３１内
の記憶位置を画定するレジスタである９　これらレジス
タのうちネームベースレジスタ１５はメモリ内のネーム
テーブルの位置を画定し、カラーベースレジスタ１６は
ビデオカラー情報の位置を画定し、パターンベースレジ
スタ１７は各文字のマツピングを行なうパターンビット
の位置を画定し、またスプライト位置レジスタ１８はス
プライトパターンやスプライトカラー、スプライト水平
位置、スプライトｅ直位置等の記憶場所を画定するもの
である。 さらにコマンドレジスタ＋９．２０．２１はアドバンス
ビデオプロセッサｌの動作モードを制御するたステータ
スレジスタ２８は、前記データバス５１Ａを介してホス
トマイクロプロセッサ３０に、下記の割込み情報を反映
子るステータス信号を送る。 すなわら、プログラマブル割込みが発生したこと、使用
中のスプライトの数が１０以上であること、２個のスプ
ライトが衝突していること、走査線トの１１番目のスプ
ライトに対する５ビツト加算ステータスビツト、等の情
報である。ＣＰＵ制御ロジック６５はホストマ・イクロ
プロセッサ３０に対する割込み信号を出力し、ビデオ内
部レジスタ６３あるいはビデオＲＡＭ３１に対する書込
みまたは読出しが行なわれている場合には、書込みコマ
ンドや読出しコマンドあるいは動作（モード）を示すモ
ードコマンドを受は取る。 ブランクネームレジスタ２７（１８ビットレジスタ２個
により構成）はメモリのある区画（セクション）から他
の区画へデータを移動させるのに用いられる。　　これ
ら２４Ｎのブランクネームレジスタ２７のうち一方には
移動すべきバイト数が記憶され、他方には読出しメモリ
位置が記憶されている、　書込みメモリの宛先はアドレ
スレジスタ１４内に位置している。 カラーバ・ソファＢＯには３ノへイトのパターンプレー
ンカラー情報が記憶されており、またバッファ６４には
カラーパス８６に出力ｙれるカラーが記憶されて、いつ
でも出力しうる状態となっている。 このパ・リフ７６４はｌバイト分の情報、または２種類
の４ビツトカラーを記憶するもので前記第１ないし第４
のグラフィックス表示モート“に対しては、パターンビ
ットが１のときはこのカラーバイトの最下位二・リプル
がカラーパスに出力され、パターンビットがＯのときに
は、該カラーバイトの＆ＩＬ、位ニップルがカラーパス
に出力される。　第５のグラフィ・・・クス表示モード
（ビ・ントがマツピングされるモード）に対しては、最
下位ニップルが表示すべき第１番トＩのカラーピクセル
となり。 最上位ニップルが第２番口のカラーピクセルとな６、　
　他方、バッファ８１．　ｆｉ２は一時記憶用のバー・
フ７で、その記憶内容はバー２フ１６４に入力されるこ
とになる。 パターンバッファ８４は、上記八ツファ８４内のどのカ
ラーを表示するかを決定する論理ｌおよび０を記憶する
もので、その出力はパターンシフトレジスタ５８６に人
力Ｘれて、直列にシフトされる、　このパターンシフト
レジスタ５８Ｂの出力により、前記カラー優先度ロジッ
ク７の出力に応じて前記／（−／ファ６４からのカラー
信号がカラー／ＳスＳ８に出力される。 スプライトレジスタ１００はスプライト水平ポインタ８
２．スプライトパターンレジスタ８１．スプライトカラ
ーレジスタ８０およびスプライト同時発生選択ロジ・ン
ク７０を含む、この動作は各水平走査ラインにつき１０
個のスプライトに対して１０回ずつ縁り返される。　上
記スプライト水平カウンタ（ポインタ）８２には水平ス
プライト位置が入力され、ゼロ（＋ｉまでデクリメント
（逆歩進）される。 ついでスプライトパターンレジスタ８１がビットの直列
のシフトを開始する。　この場合、ビット□が１である
ときは当該スプライトカラー信号がカラーバス８６に出
力され、Ｏならばそのままとする。 上記スプライトカラーレジスタ８０はスプライトカラー
川に４ビツト、初期クロック用に１ビツトやおよびスプ
ライトグループの指示用に３ビツトを有するものである
。 スプラ−（）同時発生検出ロジック？０は、スプライト
パターン１／ジスタ８ｏから同時に２４Ｆ／４もしくは
それより多いスプライトが論理１にシフト中かどうかを
判定するもので、このような状態が発生した場合には、
２個ないしはそれより多いスプライトがスクリーン上で
衝突したことになる。　　これらのスプライト群は１０
個のスプライトカラーレジスタ８０に記憶された３ビツ
トからデコードされ、　当９　スフ’　フィト群に対応
するビットがスプライト同時発生レジスタ８３に設定さ
れる。　ただしこの場合、これらスプライトがボーダー
領域にあって表示されないものであるときは、このビッ
トの設定は行なわれない、　このスプライトカラーレジ
スタ８０内の３ビー、トは、これをデコードして８グル
ープとし、各グループをスプライト同時発生レジスタ８
３の１ビツトに対応させることが可能である。 バ 次に第４図を谷間して説明する。　第１図および第２図
の実施例における同時発生検出装置は、本発明をビデオ
ゲームに適用する場合にとくに有効である。　　ここに
いうビデオとはたとえば。 スプライトグループｌに属するスプライトｌとしての宇
宙船＋１０と、スプライトグループ２に割り当てたスプ
ライ）２，３．４としての複数のロケ、シト船１１２．
グループ４のスズライト８であるところの空飛ぶ円盤＋
１３　、およびグループ３に属するスプライトたる流星
群１１５．１ｌｆｌ、　１１７で、これらのスプライト
を用いてゲームを実行するのである、　この場合、たと
えばスプライト群２に属するロケ、・、ト船１１２　ａ
　、　ｂ　、　ｃのうち１機が他のロケント船と衝突を
起したとすると、スプライトの同時発生が検出され９ス
プライト同時発生レジスタ５３のビット２がセットされ
る。　またスペースシップ＋１０がロケット船（ミサイ
ル）！！２のうち１機と衝突した場合には、同じくスプ
ライトの同時発生が検出されて、スプライト同時発生レ
ジスタ８３のビット１および２がセットされる。　　ホ
ストＧ マイクロブロセ・、す３０は、このスプライト同時発生
レジスタ８３の読出しを行ない、かつビ・リド１のチェ
ックを実行することによって、スペースシップ１１０が
他の物体と也突したかどうかをチェックすることができ
る。 第５図に多色ノブ３イトを示す、　　スプライト１士各
水ｖＡ２査ライフ１−で相鴇るカラーをもつことができ
る。ｆｐＪ５図左の図外ライトは帽子１２１゜眼１２３
１口１２５．害１２Ｂからなり、４１４類の相異るカラ
ーをもつものであるが、これで１スプライトである。　
他方、第５図中央のスプライトは顔面のスプライト１２
７であり、このスプライトは上記の眼１２３１口＋２５
．＝、ｔ２ｅ　と同一の水平走査ラインｌ二にあるもの
であるため、第５図外のスプライトとは別個のスプライ
トとして描画中る必要がある。 スプライト１とスプライト２とが組み合わされることに
より、（第５図右側の）スプライト＋２９ができあがる
。 なお第２図のスプライト同時発生検出ロジック７０は、
前記スプライト群のうちの１群がしたときにスプライト
レジスタ８３に対し７て出力する。 第７図はグラフィックスとアルファベットで表わされる
データの双方（あわせてビデオテキストとよぶ）を発生
可能にする為に単一・チップ上で必要な処理手段を組み
合わせて示すもので、同図に例示のビデオテキスシステ
ムではモデム２３５．データアクセス手段２３４および
ＤＡＲＴ　（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎ
ｏｕｓ　Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｉｍｉｔｔｅｒ
）　２３３を用いた標準的な伝送ライン２３７を介して
双方向通信を行なうようになっている。　マイクロブロ
セ・シサ３０はさらにＲＯＭメモリ２３１およびＲＡＭ
メモリ２３２　とインターフェースするほか、キーボー
ド２３６を介してオペレータへのインターフェースをと
る。　　また前記アドバンスビデオプロセンサ１はビデ
オＲＡＭ３１を代表する４個のＲＡＭ　、すなわち第７
図に示すようニＡ　ＲＡＮ、　Ｂ　ＲＡＧ！、　ＣＲＡ
Ｍ、　Ｄ　ＲＡＭに接続されている。　これら４個のＲ
ＡＭとしては好ましくは、テキサスインスツルメンツ社
製の７Ｍ９４４１１Ｂを用いることにより、ビデオデー
タの記憶に必要なメモリを提供することができる。 ビデオデータはアドバンスビデオプロセッサｌにより一
定のシーケンスとして出力きれ、ついでビデオエンコー
タ３７によりエンコードされて、各水平走査ライン川の
ド・ソトデータとなり、かくてこの情報がテレビ受像機
３５で視認することが可能となる。　　このテレビ受像
機３５における画像のリフレ・ソシュおよび表示に必要
なビデオ情報や同期信号は、すべてビデオディスプレ・
イブロセッサｌにより供給される。 第８図にＤＭＡコントローラ１０３およびＤＭＡピン１
０１を介して打なう直接メモリアクセス（ＤＭＡ）方式
の例を示す、　このＤＭＡピン１０１により、ホストマ
イクロプロセッサ３０はビデオＲＡＭ３１に対して直接
アクセスすることができる。 このピンは、マイクロプロセ・・７す３０によるアクセ
スが行なわれていないときには、論理ｌ状態とされる。 第９図は）−述のアドバンスビデオプロセ・ノサｌを電
界効果型トランジスタを用いて構成した回路を示すもの
である。 ′３９ 以ヒ木発明の実施例につき各種説明してきたが９本発明
による装置および方法はこれら実施例に限定されるもの
でなく、記載の実施例に適宜各種の追加ないし変更を加
えてもよいことはいうまでもない。 第１表（Ａ） 第１表（Ｂ） 第１表（Ｃ） 第１表（Ｅ） 丑１表　（Ｆ） 第」ダ寿 第−影１ ！１ ＭＳＢ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　ＬＳＢ［ＩＱ　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　０？第
５表 ＭＳＢ　　　　　　　　　　　　　　色　　差　　　　
　　　　　　　　　　　ＬＳＢＲ３２，３４，３８，３
Ｂ。 ４０，４２，４４．４Ｂ。 ４８．５０，５２，５４゜ ５１３．５８．８０Ｊ２゜ ＭＳＢ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　ＬＳＢＲ３３，３５，３７，３９゜ ４１．４３，４５，４７゜ ４９．５１，５３，５５゜ ５７．５９．６＋、６３゜ 四」し麦−（配ｙ ＭＳＢ　　　　　　　　　　　　　　ＲＧ　Ｂ　　　　
　　　　　　　　　　　　ＬＳＢＲ３２，３４，３６，
３’８゜ ４０．４２，４４，４６゜ ４８．５０，５２，５４゜ ５８．５８，８０，６２゜ 第」１衣−（Ｂ） ＭＳＢ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　ＬＳＢＲ３３，３５，３７，３９゜ ４１．４３，４５，４７゜ ４９．５１．５３，５５゜ ５７．５９，８１．Ｈ。 ただし／Ｒ＝赤、Ｇ＝緑、Ｂ＝青を表わす。 露 ジ６ ［補遺ｌ］ ユーザー　成レジスタ０（書込み専用レジスタ）レジス
タＯは、デバイスを必要なアプリケーションに合せて構
成するのに用いるＡＶＤＰ　（アドバンスビデオディス
プレイプロセッサ）制御ビットを８ビット含む、　　こ
れら８ビーノドにつき。 その機能を簡略に説明して下表に示す。 号９ ビットＯは、使用外のＣＰＵサイクルアクセスを、直接
メモリアクセスサイクルとして指定するかどうかを選択
するビットである。 ビット１は多色スプライトを使用するかどうかを選択す
るビットである。　このモードを選択した場合は、各水
平走査線につき１色の使用が可能である。　　スプライ
ト内で１水平走査線につき２色使用したい場合は、複数
のスプライトを重畳させることが必要である。 ビット２は読出し変更書込みモードを使用するかどうか
を選択するビットである。　このモードを選択した場合
は、書込みサイクルでオートインクトメンタがインクリ
メントするのみで、ユーザはアドレスポインタの再読出
しを行なうことなく、メモリ場所の読出しや変更および
その書込みを行なうことができる。 ビット３は９次のＣＰＵアクセスサイクルでビデオＲＡ
Ｍのアドレスをインクリメントさせるか、またはデクリ
メントさせるかを決定するビットである。　　ビット０
をＯに設定した場合には。 ビデオＲＡＭアドレスポインタは次のＣＰＵアクセスサ
イクルでインクリメントされ、ビットＯを１に設定した
場合には０次のＣＰＵアクセスサイクルでビデオＲＡＭ
アドレスポインタはデクリメントされる。 ビット４はこのビットを１に設定した場合には、スプラ
イトアクセスの代りにＣＰＵアクセスが行なわれて、Ｃ
ＰＵアクセスタイムを短縮Ｘせる。 ビット５はビデオ出力をＲＧＢとするかまたは色差とす
るかを決定するビットである。＋！−＋＠′　、　　　
’　　　　　　、　　−、、、、。 ビット６はＭ３モードピットで、Ｍ１モードピットおよ
びＭモードピットと関連で使用されてＡＶＤ　Ｐが行な
おうとしている動作モードを特定するビットである。　
第２−１図参照。 ビット７は外部ＡＶＤＰまたはビデオイネーブルを選択
するビットである。　←怪各４４４リ　−ｍ。 ［補遺２］ ユーザー枦　レジスタｌ（書込み専用レジスタ）レジス
タｌもＡＶＩ）Ｐをユーザーのアプリケーションに合せ
て構成するのに用いるユーザー構成レジスタである。　
このレジスタの８ビツトにつき下表に示す。 ら３ ビット０は使用されない、　　ＴＭＳ９９ＸＸシリーズ
ではこのビットは４１１６または４０２７ダイナミツク
ＲＡＭを選択するビットである。　　ＡＶＤＰのデフオ
ールド値は４４１ＧＤＲＡＭを２個用いた１８にメモリ
とする。　３２にバイトまたは８４にバイトのメモリを
使用する場合は、レジスタ１２は４４１６および４１８
４０　ＲＡ　Ｍの選択ビットをもつ。 ビット１はブランキングイネーブル／ディスエーブルビ
ットである。　このビットが０のときはアクチブな表示
エリアをブランクし、またｌのときはアクチブな表示エ
リアをイネーブルとするム４ 、　ただし０表示エリアがプラン〃された場合にも、ボ
ーダーカラーの表示は依然として続行される。 ビット２はＩＥ、すなわち割込みイネーブルビットであ
る。　　このビ・ソトは各垂直リトレース期間の初めに
割込みをイネーブルとする。　奔樗−】；）−一−１＝
Ｌ−−イ？已トーーーーＨ−二、’−”’Ｈ１＋、。 ビー、ト３はモード１ビー、トＭ１である。　　Ｍｌ、
Ｍ２．Ｍ３によりＡＶＤＰのプログラムを行なうモード
を決定する。　これらモードのリストについては第２−
１表参照。 ビット４はモード２ピツ）Ｍ２である。　　第２−１図
にＡＶＤＰの７モードを示す、峰昔ｆ″□、　　　　　
　？　　　　、、、、。 第２−１図 ビット５は保留ビー、トである。 ビ・、トロはスプライトサイズ選択用ビットである。　
“　　　　′’　、’　　曲・ビー、ドアはスプライト
拡大率決定ビット（ＭＡＧ）ビットである。　ビット７
が１の場合は拡大は行なわれない、　　ビット７が１の
場合は、スプライトサイズは２倍に拡大されて８×８は
１８ＸＩＢとなり、また１８Ｘ　１Ｂは３２Ｘ３２とな
る。　発薔魂、　五　　−。 ［補遺３］ ユーザー　成レジスタ１０（書込み専用レジスタ）レジ
スタｌもＡＶＤＰを構成するのに用いる８ビツト制御レ
ジスタである。　このレジスタの８ビー２トにつき、下
表に簡単な説明とともに示すビ・、トＯは４４１８Ｄ　
ＲＡ　Ｍ　４個を用いて３２にバイトのメモリを選択す
る。 ビットｌは４１８４Ｄ　ＲＡＭ８個を用いて８４にバイ
トのメモリを選択する。 ビット２が論理ｌのときはプログラマブル割込みがイネ
ーブルとされる（ＰＩＥ）。 ビット３はテスト専用ビットである。 ビット４は保留ビットである。 ビット５はテキストカラーにスプライトを用いる際に選
択される。４１１、。 ビラトロはクロマもしくはカラーバーストを抑圧するビ
ットである。 ビット７は小型スクリーンオプションを選択するビーＩ
トである。　　このビットが論理１に設定されると、グ
ラフィックスＩ　、　ＩＴ、　ＴＩＴ、　　Ｖモードに
おける水平表示解像度が各サイドで４ピクセル減少して
２４Ｂピクセルとなる。　グラフィックスＴＶモードで
は表示解像度が各サイドで８ピクセル減少して４８６ピ
クセルとなる。

【図面の簡単な説明】

ｐＪＩＪ１図は本発明によるビデオ表示システムを示す
ブロック図、第２図（第２ａ、　２ｂ図）は第１図に示
すシステムにおけるアドバンスビデオプロセッサを示す
ブロック図、第３図は２個のスプライト間の衝突直前の
状態を示す概略図、第４図はプライトをコンピュータゲ
ームに用いた場合の説明図、第５図はスプライトを用い
て図形表示を行なった場合の説明図、第６図は本発明に
おけるバイトおよびビットの割当て方式を示す図、第７
図本発明の他の実施例を示すブロック図、第８図は本発
明によるアドバンスビデオプロセー、すに直接メモリア
クセス機能を用いる場合の構成を示すブロー／　り図、
２８９図（Ｗ２Ｂ、　９ａ、　９ｂ　、、、　９ｊｊｊ
５４＞　ハ本発明によるアドバンスビデオプロセッサを
示すプロ、・、り図である。 １１１．アドバンスビデオプロセッサ。 ＩＱ、、、スプライトプロセッサ。 ３０、、、ホストマイクロプロセッサ （ＣＰ　Ｕ　）。 ３１、、、ビデオＲＡＭ。 ３３、、、カラー　（ＲＧＲ）モニタ。 ３５、、、合成ビデオモニタ またはテレビ受像機。 ３７、、、ビデオエンコーダ またはＲＦモジレータ。 ５７、、、カラーパレ、＝、　トおよびビデオ出力ロジ
ック。 ｅｏ、、、グラフィックスおよびテキス；・プロセッサ
。 ６３、、、内部レジスタ。 ８５、、、ＣＰＵ　　（マイクロプロセ・・、す）制御
ロジック。 ８７、、、ビデオＲＡＭ制御ロジック。 ｅｓ、、、６声ゼネレータ。 出願人　　　　　テキサスインスッＪレメ〉′ツ・イン
コーホレイテッド 手続補正書（方式） 昭和６０年８月１５日 １　事件の表示 特願昭６０−８１２０８号 ２　発明の名称　　ハードウェアによるスクロール機能
を有するアドバンスビデオプロセッサ ３　補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス州、ダラス　ノースセ
ントラル　エクスプレスウェイ　１３５００４代理人〒
１５０ 住　所　東京都渋谷区道玄坂１丁目２０番２号５　補正
命令の日付　　昭和６０年７月ｌＯ日（昭和６０年７月
３０日発送）

Claims (6)

【特許請求の範囲】
1. （１）ハードウェアによるスクロール機能を有するデー
   タ処理用ビデオプロセッサ手段と、処理すべきデータを
   記憶するメモリ手段と、処理済みのデータを表示するた
   めのモニタ手段と、前記メモリ手段から前記ビデオプロ
   セッサ手段を介して前記モニタ手段へのデータの転送を
   制御するプロセッサ手段と組み合せてなる組合せにおい
   て、前記ビデオプロセッサ手段はこれを 前記プロセッサ手段と前記ビデオプロセッ サ手段との間のデータおよび命令の転送を制御するプロ
   セッサ制御ロジック手段と、 前記プロセッサ手段に応答して前記メモリ 手段からのデータの転送を制御するメモリ制御ロジック
   手段と、 前記メモリ手段からのデータを所定の順序 に配列して前記モニタ手段上の表示画面のスクロールを
   ピクセルごとに行なうレジスタ手段と、前記スクロール
   データをモニタ信号に変換 し、このモニタ信号に応答して前記ビデオ手段により、
   ピクセルからなる複数の行および文字の表示を行なうよ
   うにしたビデオ出力手段により構成したことを特徴とす
   る組合せ。
2. （２）前記モニタ手段に供給する音声を生成する音声発
   生手段をさらに含んでなる特許請求の範囲第１項に記載
   の組合せ。
3. （３）前記スクロール手段は、 前記プロセッサ手段からの命令にもとづい て表示画面を水平方向にスクロールさせるための水平ス
   クロール手段と、 前記プロセッサ手段からの命令にもとづい て表示画面を垂直方向にスクロールさせるための垂直ス
   クロール手段とからなる特許請求の範囲第１項または第
   ２項に記載の組合せ。
4. （４）ビデオプロセッサ手段と、処理すべきデータを記
   憶するメモリ手段と、処理済みのデータを表示するため
   のモニタ手段と、前記メモリ手段から前記ビデオプロセ
   ッサ手段を介して前記モニタ手段へのデータの転送を制
   御するプロセッサ手段とにより、ビデオ表示画面のスク
   ロールを任意の方向でピクセルごとに行なう画面スクロ
   ール方式において、 前記プロセッサ手段と前記ビデオプロセッ サ手段との間のデータおよび命令の転送を制御するステ
   ップと、 プロセッサ前記手段に応答して前記メモリ 手段からのデータの転送を制御するステップと、前記メ
   モリ手段からのデータを所定の順序 に配列して、この所定の順序に従って該データをスプラ
   イトプロセッサ手段に供給するステップとこの所定の順
   序に配列されたデータをモニ タ信号に変換し、このモニタ信号に応答して前記ビデオ
   手段により表示を行なわせるビデオ出力手段と 表示画面のスクロールをピクセルごとに行 なうステップとからなることを特徴とするデータ処理方
   式。
5. （５）前記モニタ手段に供給する音声を生成するステッ
   プをさらに含んでなる特許請求の範囲第４項に記載のデ
   ータ処理方式。
6. （６）前記表示画面のスクロールを行なうステップは、 命令にもとづいて表示画面を水平方向にスクロールさせ
   るステップと、 命令にもとづいて表示画面を垂直方向にスクロールさせ
   るステップとからなる特許請求の範囲第４項または第５
   項に記載のデータ処理方式。