JPS6329289B2 - - Google Patents

Description

【発明の詳細な説明】 ブラウン管（CRT）画面上にテキストであれ
図形であれ何らかの映像を表示するには、CRT
ビームが適正時点に投射され（即ち映像が明るく
背景が暗い場合において画面を明るくし）、１個
のドツトかあるいは横線を構成する一連のドツト
等を生成しなければならない。そのためには、表
示システムが、表示されるべき映像を表わすデー
タ信号をクロツク信号発生器からのクロツク信号
と同期化して転送するデータ記憶手段を有する必
要がある。先行技術では、クロツクジエネレータ
は通常CRT回路内に配置される。クロツク信号
との同期化によつて、CRTビームはデータに対
応する正しい位置に当たるように投射される（ま
たは投射を中止される）。情報文が明るい背景に
対し暗いモードで表示される場合は、ビームの投
射が中止されると了解されよう。上記は総て、先
行技術において十分に理解される。

更に先行技術の大部分では、システムが図形及
びテキスト両方を表示するものである場合、二つ
の異なる記憶及び制御システムが用いられてい
る。図形信号とテキスト信号とは、情報が最終的
にCRTデバイスへ転送される際にのみ組合され、
もしくは多重化される。

表示法にビツトマツプメモリを導入することに
よつて作業は幾分簡略化され、なぜならビツトマ
ツプメモリにはCRT画面上の各画素位置のため
の記憶場所が存在するからである。即ち表示され
るべき映像はそれがどのようなものであれ（テキ
ストか、図形か、あるいはまた両者の組合せか）
ビツトマツプメモリに書込まれ得、かつそのただ
１個のメモリから（走査により）図形データ信号
とテキストデータ信号の両方がCRT画面へ転送
され、表示され得る。

先行技術において生じる主要な問題点は、ビツ
トマツプメモリがテキスト用には使用されず、テ
キストは文字発生器によつてコード化され、連続
的にCRTへ転送されているという点である。先
行技術によるシステムは高速であるが、二つの分
離した記憶システムを必要とする。本発明システ
ムはテキスト用にも図形用にも同一のメモリの使
用を可能にし、その際前記メモリは先行技術によ
る分離した複数個のメモリと同じ速度で動作す
る。後段に説明するように本発明によつて、デー
タ信号のデータ表示デバイスへの転送は五重に改
善される。

本発明によるシステムは、主データ処理システ
ムに対する専用従属デバイスとしてマイクロプロ
セツサを使用する。マイクロプロセツサは、主デ
ータ処理システムから送られてくる一群のコード
化された信号に応答する。各コード信号群への応
答において本発明システムはROMから、受信さ
れた一群のコード信号の表わすテキスト文字を図
形的に規定する複数個のビツト信号から成るラス
タを発する。即ちASCIIでコード化された複数個
の８ビツト信号が主データ処理デバイスから転送
されてくると、その信号群によつて、好ましい具
体例では８×10ビツトのラスタがマイクロプロセ
ツサのROMから発せられる。マイクロプロセツ
サでは、可能な表示されるべきテキスト文字各々
について10バイトのデータがROM記憶手段に記
憶される。ビツト信号ラスタはマイクロプロセツ
サのROMからバツフアへブロツク転送される。
次いで、適正に排列されたビツト信号ラスタは同
期信号のブランク期間中に並列転送される。上記
ブロツク転送を実現するために、図形表示制御デ
バイスがビツトマツプメモリのアドレス指定を行
ない、その結果転送ブロツクはビツトマツプメモ
リ内に特別の開始アドレスにおいて書込まれる。

マイクロプロセツサはブロツク転送が１周期で
完了するかそれとも２周期を要するかを決定する
ようにプログラムされ、従つて文字はバツフアか
ら１ステツプかまたは２ステツプで転送される。
バツフア内でビツト信号は、ビツトマツプメモリ
において該信号がワードの記憶場所の範囲内で究
極的に占める位置に対応する場所に記憶される。
マイクロプロセツサを信号の再コード化専用とす
ること、並列転送の高速性、転送が水平及び垂直
ブランク期間中になされること、図形表示制御器
をアドレス指定に使用すること、及びバツフア内
のビツトの予備排列によつて、データは先行技術
におけるよりも高速で転送され得る。

本発明の目的及び特徴を、添付図面に基づき以
下に更に詳述する。

第１図に、チヤネル１３によつてマイクロプロ
セツサ１５に接続された主コンピユータ１１を示
す。主コンピユータ１１は演算システムの心臓部
であり、第１図に示されない多数の端末及び周辺
装置と接続されていると了解されるべきである。
また、第１図に示したチヤネルは総て複数本の並
行ワイヤを含み、これらのチヤネルを経て転送さ
れる信号にはアドレス信号、命令信号、及び表示
されるべきデータの信号が含まれることも了解さ
れるべきである。マイクロプロセツサは、好まし
い具体例ではインテル社製造の8085である。マイ
クロプロセツサ１５は、少なくとも中央処理装置
と、ROM記憶手段と、RAM記憶手段と、命令
情報信号を発生する論理回路とを含む。

第１図に示すように、バツフア２３がチヤネル
２１によつてマイクロプロセツサ１５のRAM１
８と接続されている。本発明システムは16ビツト
ワードによつて動作し、前記ワードは各々８ビツ
トである二つのバイトに区分される。ROM１６
内に複数の８×10ビツトラスタが記憶され、これ
らのラスタは各々表示されるべき文字の形状を規
定する。即ち、後段でより明らかとなるが、文字
“Ｄ”はROM内の適当な場所に記憶された複数
個のビツト信号によつて図形的に表わされる。ま
た、やはり後段でより明らかとなるが、ビツト信
号ラスタはROMからの転送の際マイクロプロセ
ツサの中央処理装置を経てRAM１８へ送り返さ
れ、その動作の間にビツト信号は転回され、その
結果該ビツト信号はRAM１８からチヤネル２１
を経てバツフア２３へ転送された時、ビツトマツ
プメモリ３３へ転送される上で適当である場所に
到達する。ビツト等の排列は、第２図〜第５図に
ついての説明からより明瞭に理解されよう。

バツフア２３は、各々16ビツトである行を10行
記憶するべく構成されている。一度に１個の文字
が、RAM１８からバツフア２３へ転送される。
バツフア２３に記憶された、前記文字を表わす複
数個のビツト信号はマルチプレクサ（以後MUX
と記す）２７及びチヤネル３７を経てビツトマツ
プメモリ３３へと、一度に16ビツトずつ並列転送
される。第２図〜第５図についての説明において
より明らかとなるように、ビツト信号がビツトマ
ツプメモリへ転送される時該信号のビツトのうち
６個はチヤネル４０においてマスクされる。バツ
フア２３からのビツト信号はビツトマツプメモリ
内に、チヤネル３９に存在するアドレス信号に従
つて記憶される。

第１図からは、図形表示制御器１９がチヤネル
１７を介してマイクロプロセツサ１５と接続され
ていることも知見され得る。好ましい具体例で
は、図形表示制御器（以後GDCと称する）は
NEC社製造のMICRO PD7220である。GDC１９
はマイクロプロセツサからのアドレス情報及び命
令情報を記憶する記憶手段を有し、かつインクリ
メントあるいはデクリメントされてアドレスを変
更し得る２個のレジスタを含む。GDC１９はま
た、クロツク信号並びに水平及び垂直同期信号を
発する書込み信号発生器をも含む。同期信号は結
線５７を経てCRT５１、シフトレジスタ５３及
びマイクロプロセツサ１５へ送られる。書込みク
ロツク信号は結線３１を経てバツフア２３及びデ
イステイネーシヨンカウンタ４１へ送られる。更
に、水平及び垂直同期信号はGDC１９内で、一
定の動作を実現するべく機能する。各水平ブラン
ク期間につき七つの書込み周期が生起し、また各
垂直ブランク期間につき594の書込み周期が生起
する。前記以外の比率も用いることは可能であ
る。

デステイネーシヨンカウンタ４１は、システム
全体の一部をなすものなので第１図に含めたが、
本明細書に記載した発明においては用いられな
い。デステイネーシヨンカウンタ４１の動作は、
本願出願人が「スムースなスプリツトスクリーン
スクロールを行なう装置（Split Screen Smooth
Scrolling Arrangement）」という標題で同時係
属出願中の米国特許出願第543108号に記載されて
おり、この出願についても本願の権利譲受人に権
利譲渡されている。GDC１９はマイクロプロセ
ツサ１５からのアドレス情報及び命令情報を受信
し、かつ受信した情報を保持してチヤネル３９に
アドレス信号を発生させ、その結果バツフア２３
から転送される文字はビツトマツプメモリ３３内
の適正な場所に記憶される。

第１図から知見され得るように、GDC１９は
そのアドレス情報を、チヤネル２５、チヤネル３
５、MUX２９、及びデコーダ４５を介してチヤ
ネル３９へ転送する。MUX２９はデステイネー
シヨンカウンタ４１から続くチヤネル４３上に第
二の入力を有するが、上述のようにカウンタ４１
は本発明の動作に何ら係わりを有しない。本発明
に関する限り、GDC１９からのアドレス情報は
MUX２９を常に透過する、即ちMUX２９は存
在しないも同然であると言えよう。デコーダ４５
はアドレス情報を受信して、該情報をビツトマツ
プメモリ３３に関して機能するのに適当な複数個
の信号へと解読する。好ましい具体例において、
デコーダ４５はTexas Instruments社製造の
74LS253である。上記のようにして得られた信号
はラツチに保持され、その結果該信号はチヤネル
３７のビツト信号がビツトマツプメモリ３３に達
する時に存在することになる。チヤネル９１及び
ラツチ９３も上記の同時係属出願に記載されたス
ムースなスプリツトスクリーンスクロールを行な
う回路に接続して使用される要素であり、即ちチ
ヤネル９１、ラツチ９３、及びチヤネル９７は本
発明の動作に一切関係しないということも留意さ
れるべきである。

ビツトマツプメモリ３３に記憶された文字は、
チヤネル３９に存在するアドレス信号に応じて前
記メモリ３３から読出される。ビツトマツプメモ
リ３３から転送されるビツト信号乃至画素信号
は、チヤネル５６を経てシフトレジスタ５３へ転
送される。信号は更に、結線５７に存在する水平
同期信号に応じてシフトレジスタ５３から転送さ
れ、チヤネル５８を経てCRT５１に達する。チ
ヤネル５８の信号は、水平同期信号と同期化して
転送されるのでCRTビームと同期状態にあり、
このことは表示を行なう上で必要なことである。

第１図に、２個の入力即ちチヤネル４９及び４
７を有するMUX３１を示す。ビツト信号がバツ
フア２３からMUX２７及びチヤネル３７を経て
転送される時、、該信号の或るものは、ビツトマ
ツプメモリに書込まれるビツト列の適当な連なり
部分のみが有効となるようにマスクされなければ
ならない。マイクロプロセツサ１５はそのCPU
によつて、どの信号が、もしくはバツフア２３か
らのどの信号がマスキングを要するか常に計算
し、それによつて一組のマスクされた信号がチヤ
ネル４９を経てMUX３１へ転送される。チヤネ
ル４９の信号自体はチヤネル４０に存在する一定
の書込み信号を有効にするかまたは有効にせず、
このシステムはチヤネル３７に存在する一定の信
号を実際上電子的にマスクする。

MUX３１の他方の入力は、GDCから続くチヤ
ネル４７である。GDC１９は図形表示信号を、
チヤネル２５及びチヤネル３５、MUX２７、並
びにチヤネル３７を介して転送し得る。このよう
な可能性は、第１図のシステムに存在はするが、
本発明の一部とはならない。本発明は、テキスト
文字を表わす信号の主コンピユータ１１から
CRT５１への転送を促進することを目的とする。
文字を表わす信号の転送促進を共に実現する本発
明の五重の特徴にはまず、マイクロプロセツサ１
５を専用スレーブとして使用するという概念が含
まれる。この概念によつて、チヤネル１３によつ
て送られる、ASCIIでコード化された一群の８ビ
ツト信号は直ちに８×10ビツトのラスタに変形さ
れ、このラスタはROM１６から読出される。前
記８×10ビツトのビツト信号ラスタはRAM１８
で直ちに16×10ビツトのラスタに変形され、次い
でバツフア２３へ転送される。上記変形の間に第
二の特徴が発揮され、即ちビツト信号は変形の間
に、バツフア２３に記憶される際ビツトマツプメ
モリ３３へ転送される上で適当な場所に記憶され
るよう適当に排列される。第三の特徴は、バツフ
ア２３がビツト信号を並列に転送し得る点であ
り、この並列転送によつてビツト信号はビツトマ
ツプメモリ内の適当な場所により速く記憶され
る。並列転送はブランク期間中に実施され、この
第四の特徴も、転送が元来使用されないような時
間中に実施されるという点で動作の全体的な高速
化に寄与している。本発明の第五の特徴は、アド
レス情報を発生し、かつバツフアがその信号をビ
ツトマツプメモリの適当なアドレスに送るように
アドレス情報をモニタするGDC１９の使用であ
る。上述のように、GDCは２個のレジスタを有
する。“現在（Present）”のアドレスレジスタに
は最初に、バツフア２３内の情報が送られかつ書
込まれる開始アドレスが記憶される。GDC１９
内の書込みクロツクジエネレータからの各書込み
信号に応答して、開始アドレスレジスタはインク
リメントされる。領域終結値レジスタは初め好ま
しくは値10をロードされる。なぜならバツフア２
３は10ワードを記憶し、かつ再びロードされる以
前に完全に空白となるように動作するからであ
る。従つて、書込み信号に応答して、領域終結値
レジスタはデクリメントされる。領域終結値レジ
スタの有する値が零となると、マイクロプロセツ
サはGDCによつてバツフア２３が再びロードさ
れ得ることを知らされる。マイクロプロセツサ外
部にこのような転送制御部を有するという特徴に
よつて、動作速度が全体的に増大される。

第２図〜第５図を検討することにより、本発明
システムの動作をより明らかにする。第２図〜第
４図の左方に、ビツト信号のROM内での排列を
示す。第２図の文字“Ｄ”はROMにおいて８×
10のビツト排列中に表わされ、その際８×10のラ
スタの最上行が空白のままであることが留意され
る。最上行が空白のままにされているのは、複数
個の文字が画面上に一諸に表示される場合に文字
の行同士が離隔するようにとの配慮からである。
第３図の左方にROMにおいて８×10のビツト排
列中に表わされた文字“Ｅ”を、また第４図左方
にはROMにおいて８×10のビツト排列中に表わ
された文字“Ｃ”をそれぞれ示す。

第２図の、ROMのビツト排列中に表わされた
文字“Ｄ”が第１図のROM１６からバツフア２
３へ転送される時、当該する一組のビツト信号は
マイクロプロセツサ１５のCPUを経て転送され、
該信号は回転し、その結果第２図の示すバツフア
の16×10のビツト排列中に記憶される。第２図の
バツフアのビツト排列において、左方の列61が空
白であることが判る。

実際には、空白の記憶場所には零が記憶されて
いる。右方の列63に零が記憶されていることも留
意されるべきである。列61から列63までで10ビツ
トであり、従つて第２図の、バツフアのビツト排
列中に表わされた文字“Ｄ”は10×10のラスタに
記憶されている。残りの６列65は空白であり、後
段でより明らかとなるようにこれらの列は情報が
バツフア２３からビツトマツプメモリ３３へ転送
される時にマスクされる。

マイクロプロセツサ１５は、幾つかのフオーマ
ツトに適合するようにプログラムされる。マイク
ロプロセツサ１５は、ビツト信号ラスタのバツフ
ア２３からの最初の転送の際文字は初めの10ビツ
トにおいて構成されることを知つており、従つて
チヤネル４９上をMUX３１へと送られる制御信
号は、チヤネル４０で実施されるマスキングによ
つて第２図に列65として示された最後の６ビツト
がマスクされるように命令する。

前述の内容は、第５図を検討することによつて
理解され得る。第５図に、ビツトマツプメモリ３
３内の四つのアドレスの構成を示す。（第５図に
アドレスとして示された）アドレス０、１、２、
及び３の各々において、ビツトマツプメモリは16
ビツト即ち１ワードを記憶し得る。16ビツトの記
憶場所を、０〜15として示す。第５図において、
第一の行はCRT上の画素位置のための記憶エレ
メントを示す。第５図に示された第一の行のこれ
らの記憶場所は総て空白であることが知見され得
る。ここに示された第一の行が空白であるのは、
ROMのラスタの最上行が、デイスプレイ上の文
字の行同士が互いに離隔するように空白とされて
いるのと同様の理由による。第５図の第二の行
は、第２図〜第４図に示されたような文字“Ｄ”、
“Ｅ”及び“Ｃ”各々を形成するビツト信号の、
転送された２行目を示す。ここまでは、第２図に
示されたような文字“Ｄ”を表わすビツトの１行
のROMからバツフアへの転送をみてきたが、次
に、ビツト信号はバツフアから第５図に示された
ようなビツトマツプメモリへどのように転送され
るのかについて検討したい。第５図にバツフア
の、（第２図に示された）ビツト情報の２行目を
記憶した部分を符号67で示す。ビツト情報の２行
目がバツフア２３からMUX２７及びチヤネル３
７を経て転送される時、マイクロプロセツサ１５
はMUX３１へマスキング情報を送り、その結果
最後の６個の画素記憶場所がマスクされ乃至空白
とされ、このことは第５図の67において×印で示
されている。従つて、ビツトマツプメモリの第二
の行の記憶場所０〜９に、67の初めの10個の記憶
場所に記憶されたビツト信号と同じビツト信号が
ロードされる。GDCの現在アドレスレジスタ内
の開始アドレスはアドレス０から出発し、１行目
に示された空白情報はバツフアからビツトマツプ
メモリへ転送された。その際、GDC１９の領域
終結値レジスタはデクリメントされた。次の書込
みクロツク信号に応答してGDCの現在アドレス
レジスタは50だけインクリメントされ、それによ
つてビツトマツプメモリの第二の行の記憶場所０
〜９は69に示すようにロードされる。その時領域
終結値レジスタはデクリメントされ、動作は第２
図に示された行70〜79がバツフア２３からMUX
２７及びチヤネル３７を経てビツトマツプメモリ
へ総て転送されてしまうまで継続する。前記いず
れの転送でも最後の６ビツトがマスクされる必要
があり、従つて４９のマスキング情報は、バツフ
ア２３からビツトマツプメモリ３３へ文字全体が
転送されてしまうまで一定であり続ける。GDC
の“現在”レジスタが10回インクリメントされ、
領域終結値レジスタが10回デクリメントされる
と、GDCはマイクロプロセツサに、新しい文字
がROM１６からRAM１８を経てバツフア２３
へ転送され得ることを知らせる。この具体例で
は、水平ブランク期間中に７個のワードがバツフ
ア２３からビツトマツプメモリへ転送され得る。
従つて上記のような水平ブランク期間の終端にお
いて、GDCの現在アドレスレジスタは値350乃至
８行目を読込み、領域終結値アドレスレジスタは
３に設定される。第二の水平ブランク期間中に、
残りの３行即ち第２図の行77〜79がバツフア２３
からビツトマツプメモリへ転送される。第三の水
平ブランク期間において、マイクロプロセツサ１
５は文字“Ｅ”をROM１６からRAM１８を各
してバツフア２３へロードし、処理が繰返され
る。

文字“Ｅ”は、ROM１６からバツフア２３へ
ロードされる時第３図に示した形態を取る。マイ
クロプロセツサは、文字“Ｅ”が２番目にロード
される文字であることを知つており、またこのシ
ステムはビツトマツプメモリの記憶場所10〜15
（第５図）に文字“Ｅ”の一部がロードされるべ
きであることを知つている。従つて、第３図に示
したようなROMからの文字“Ｅ”は回転され、
その結果第３図のバツフアのビツト排列に示され
るような状態でバツフアに到達する。第二の転送
の最初の周期の間、マイクロプロセツサはチヤネ
ル４９にマスキング命令情報を送り、それによつ
てバツフア２３から転送される最初の10ビツトが
マスクされる。このことは、第５図に符号80で示
されている。第５図の80において、記憶場所０〜
９がマスクされ（×印で示す）、記憶場所10〜15
の情報のみがビツトマツプメモリへ転送されるこ
とが指摘され得る。システムは、ビツトマツプメ
モリが第３図の部分81に示された情報をロードさ
れ終るまで、信号の初めの10ビツトを常にマスク
しつつ動作を繰返す。部分81がロードされ終る
と、GDCの二つのレジスタがそのことをマイク
ロプロセツサに知らせる。しかしマイクロプロセ
ツサ１５は、第二の動作においてはバツフア２３
からの第二の読出しを実行しなければならず、そ
の際第５図に符号83で示されるように記憶場所４
〜15がマスクされなければならないことを知つて
いるようにプログラムされている。83において
（第５図）、初めの３ビツト並びにその右の空白列
（第３図の部分85）がビツトマツプメモリへ転送
され、ビツト４〜15はマスクされていることが知
見され得る。この間GDCはアドレス０から１へ
変更し、それによつて上記三つのビツト並びに空
白列はビツトマツプメモリのアドレス１の記憶場
所０、１、２及び３に記憶される。GDC１９の
二つのレジスタがマイクロプロセツサに部分85の
ロードが完了したことを知らせると、マイクロプ
ロセツサは、文字“Ｃ”をROM１６からRAM
１８を介してバツフア２３へ、第４図のバツフア
のビツト排列に表わされたようにしてロードする
ことを開始する。ここでは文字“Ｃ”である第三
の文字がバツフア２３からビツトマツプメモリへ
転送される時は、列０、１、２及び３並びに列14
及び15がマスクされ、従つて文字“Ｃ”は、上記
と同じ動作によつて記憶場所４〜13へ転送され、
ロードされる。

既に述べたように、ビツト信号はバツフアにワ
ードの形態で、ビツトマツプメモリへワードの形
態でロードされるのと同様にして記憶され、この
ことは無論、情報を究極的にビツトマツプメモリ
へ転送する上での時間短縮をもたらす。また、マ
イクロプロセツサ１５を、数個の信号を多数の信
号の形態にコード化するための専用スレーブとし
て使用することによつて情報を主コンピユータか
らCRTへ転送する速度が増大されることは、こ
れまでの記述から明らかである。更に、第１図の
理解との係わりにおいてなされた第２図〜第５図
の説明から、情報をブランク期間中に書込みクロ
ツク信号に応じてバツフア２３から並列転送する
ことによつて、情報の主コンピユータからCRT
５１への転送が急速に促進されることは明らかで
ある。GDCを開始アドレスの発生と、そのアド
レスが有効状態にあるトラツクを文字が既に転送
された場合同様に保護することに使用すること
は、動作全体の高速化に寄与する。

【図面の簡単な説明】

第１図は本発明システムの概略的ブロツク線
図、第２図はROMに記憶された文字“Ｄ”並び
に次いでバツフアに記憶された文字“Ｄ”を示す
説明図、第３図はROMに記憶された文字“Ｅ”
並びに次いでバツフアに記憶された文字“Ｅ”を
示す説明図、第４図はROMに記憶された文字
“Ｃ”並びに次いでバツフアに記憶された文字
“Ｃ”を示す説明図、第５図はビツト信号のバツ
フアからビツトマツプメモリへの転送を示す説明
図である。 １１……主コンピユータ、１３……チヤネル、
１５……マイクロプロセツサ、１９……制御器、
２３……バツフア。

Claims (1)

1. 【特許請求の範囲】 １ CRT表示手段とこのCRT表示手段に接続さ
   れた、画素情報を記憶してCRT表示手段へ転送
   するビツトマツプメモリとを有するテキスト表示
   システムであつて、テキスト文字を表わすデータ
   信号の主コンピユータからビツトマツプメモリへ
   の転送を促進する構成を有し、この構成は、 主コンピユータと接続されて該コンピユータか
   ら命令信号、アドレス信号、及びテキスト文字を
   表わすコード化された信号を受信し、表示される
   べき個々のテキスト文字を規定する、各々複数個
   のビツト信号から成るラスタを、受信する様々な
   コード信号群に応じて生成するべく構成されたマ
   イクロプロセツサと、 マイクロプロセツサと接続されてビツト信号ラ
   スタを受信し、該ラスタを次の並列転送のために
   記憶するバツフアと、 バツフアをビツトマツプメモリに接続し、ビツ
   ト信号ラスタのビツトマツプメモリへの並列転送
   を実現する第一の回路と、 マイクロプロセツサと接続され、該マイクロプ
   ロセツサからアドレス信号及び命令信号を受信す
   る制御回路と、 制御回路をビツトマツプメモリに接続して該メ
   モリへのアドレス信号を発生させ、ビツト信号ラ
   スタをビツトマツプメモリ内の特定の記憶場所へ
   送るか、または択一的にビツトマツプメモリの一
   定の記憶場所からCRT表示手段への画素情報の
   読出しをもたらす第二の回路 とを組合せて含むことを特徴とする表示システ
   ム。 ２ マイクロプロセツサがビツト信号ラスタをそ
   のバツフアへの転送時に、複数個のビツト信号が
   互いにビツトマツプメモリに記憶される際と同じ
   位置関係でバツフアに記憶されるような形態とす
   るべく構成されていることを特徴とする特許請求
   の範囲第１項に記載のシステム。 ３ マイクロプロセツサがビツト信号ラスタを、
   文字を形成する複数個のビツト信号が互いにビツ
   トマツプメモリに記憶される際と同じ位置関係で
   当該文字の形状を表わすように排列された形態と
   するべく構成されていることを特徴とする特許請
   求の範囲第１項に記載のシステム。 ４ 表示されるべき各文字が８×10のビツト信号
   ラスタに構成され、このラスタはマイクロプロセ
   ツサにおいて16×10のビツト信号ラスタに変形さ
   れ、バツフアは少なくとも16×10のビツト信号ラ
   スタを記憶するべく構成されており、バツフアに
   記憶されたビツト信号は、連続的文字形成を表わ
   すものであるか否かにより１周期かまたは２周期
   でバツフアから転送されることを特徴とする特許
   請求の範囲第１項に記載のシステム。 ５ 制御回路が書込み信号、水平同期信号及び垂
   直同期信号を発生するクロツク信号発生器を含
   み、このクロツク信号発生器はバツフアに接続さ
   れており、それによつて該バツフアは水平及び垂
   直ブランク時間の間にビツト信号ラスタのセグメ
   ントを転送することを特徴とする特許請求の範囲
   第１項に記載のシステム。 ６ マイクロプロセツサが、バツフアに保持され
   たビツト信号が該マイクロプロセツサによるバツ
   フアへの新たなビツト信号ラスタの転送以前に総
   じて転送されるようバツフアの動作をモニタする
   べく構成されていることを特徴とする特許請求の
   範囲第５項に記載のシステム。 ７ データ信号の転送を促進する構成がバツフア
   からビツトマツプメモリへ転送される信号をマス
   クする手段と、この信号マスク手段を、マイクロ
   プロセツサからの制御信号を受信し得るようにマ
   イクロプロセツサと接続する第三の回路とを更に
   含むことを特徴とする特許請求の範囲第１項に記
   載のシステム。 ８ 表示されるべき各文字がマイクロプロセツサ
   内のROMにおいて８×10のビツト信号ラスタに
   構成され、かつ前記マイクロプロセツサにおいて
   16×10のビツト信号ラスタに変形され、バツフア
   は少なくとも16×10のビツト信号ラスタを受信し
   記憶するべく構成されており、データ信号の転送
   を促進する構成はバツフアからビツトマツプメモ
   リへ転送される信号をマスクする手段と、この信
   号マスク手段を、マイクロプロセツサからの制御
   信号を受信し得るようにマイクロプロセツサと接
   続する第三の回路とを更に含み、その際前記信号
   マスク手段は制御回路からのアドレス信号との関
   連でビツト信号に対し、ビツトマツプメモリへの
   ロード時16×10のビツト信号ラスタが８個ごとに
   ８個の10×10ビツト信号ラスタへ減少するように
   作用することを特徴とする特許請求の範囲第１項
   に記載のシステム。 ９ マイクロプロセツサがコード信号群を受信す
   るべく構成されたリードオンリメモリを含み、か
   つ受信される様々なコード信号群各々に応じて異
   なるビツト信号ラスタを生成するべく構成されて
   いることを特徴とする特許請求の範囲第１項に記
   載のシステム。