JPS61220470A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS61220470A JPS61220470A JP6087385A JP6087385A JPS61220470A JP S61220470 A JPS61220470 A JP S61220470A JP 6087385 A JP6087385 A JP 6087385A JP 6087385 A JP6087385 A JP 6087385A JP S61220470 A JPS61220470 A JP S61220470A
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- JP
- Japan
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- layer
- polysilicon
- sidewall
- polycrystalline
- oxide film
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用力Ｗ）
この発明は、段差を有する半導体素子を平坦化できるよ
うにした半導体素子の製造方法に関するものである。
うにした半導体素子の製造方法に関するものである。
（従来の技術）
従来のウニ八プロセスでは、平面に垂直な段差を有する
もの（たとえば、ＭＯＳトランジスタのゲート電極）に
２層目ポリシリコンを成長させ、リアクティブイオンエ
・ソチング（ＲＩＥ）を行うと、段差の隅に２層目ポリ
シリコンが残ることが多い。
もの（たとえば、ＭＯＳトランジスタのゲート電極）に
２層目ポリシリコンを成長させ、リアクティブイオンエ
・ソチング（ＲＩＥ）を行うと、段差の隅に２層目ポリ
シリコンが残ることが多い。
第３図（ａ）〜第３図（ｆ）は従来の半導体素子の製造
方法の工程説明図であり、まず、第３図（ａ）は平面に
垂直な段差を有するもの（たとえば、ＭＯＳ ）ランジ
スタのゲート電極）に２層目ポリシリコンを成長した場
合の断面図である。
方法の工程説明図であり、まず、第３図（ａ）は平面に
垂直な段差を有するもの（たとえば、ＭＯＳ ）ランジ
スタのゲート電極）に２層目ポリシリコンを成長した場
合の断面図である。
この第３図（ａ）において、１はシリコン基板、２は薄
い熱酸化膜、３は１層目ポリシリコンであり、ＭＯＳ
）ランジスタのゲート電極となるものである。
い熱酸化膜、３は１層目ポリシリコンであり、ＭＯＳ
）ランジスタのゲート電極となるものである。
この１層目ポリシリコン３を薄い熱酸化膜２で被覆した
後、２層目ポリシリコン４を成長する。
後、２層目ポリシリコン４を成長する。
次いで、第３図（ｂ）（平面図）、第３図（Ｃ）（第３
図（ｂ）のＣ−Ｃ線の断面図）より明らかなように、２
層目ポリシリコン４のバターニングを行うために、ＲＩ
Ｅを行うと、２層目ポリシリコン４が１層目ポリシリコ
ン３の側面にサイドウオール５として残る。
図（ｂ）のＣ−Ｃ線の断面図）より明らかなように、２
層目ポリシリコン４のバターニングを行うために、ＲＩ
Ｅを行うと、２層目ポリシリコン４が１層目ポリシリコ
ン３の側面にサイドウオール５として残る。
（発明が解決しようとする問題点）
このようなサイドウオール５が残存すると、薄い熱酸化
膜２上に形成されている配線パターン４ａ。
膜２上に形成されている配線パターン４ａ。
４ｂ （第３図（ｂ）がこのサイドウオール５によりシ
ョートすることになる。
ョートすることになる。
そこで、このサイドウオール５を除去するために、ＲＩ
Ｅの追加エッチを行う。このＲＩＥの追加エッチとは、
残存したサイドウオール５を除去するために、ＲＩＥを
継続して行うことであり、１層目ポリシリコン３を被覆
している熱酸化膜２も当然エツチングされ、耐圧が低下
する。これは、選択性に関し、ウェットエツチングに比
べて、ＲＩＥの方が悪いことに依存している。
Ｅの追加エッチを行う。このＲＩＥの追加エッチとは、
残存したサイドウオール５を除去するために、ＲＩＥを
継続して行うことであり、１層目ポリシリコン３を被覆
している熱酸化膜２も当然エツチングされ、耐圧が低下
する。これは、選択性に関し、ウェットエツチングに比
べて、ＲＩＥの方が悪いことに依存している。
このようなＲＩＥの追加エッチを行うことにより、第３
図（ｄ）に示すように、サイドウオール５を除去できる
が、上述のように、薄い熱酸化膜２もエツチングされて
しまうことになる。したがって、上述のような耐圧の低
下の招来のほかに、配線パターン４ａ、４ｂの切断や、
２層目ポリシリコン４が平坦化されていないために、ク
ラックを発生したりして、歩留りの低下を来たすもので
ある。
図（ｄ）に示すように、サイドウオール５を除去できる
が、上述のように、薄い熱酸化膜２もエツチングされて
しまうことになる。したがって、上述のような耐圧の低
下の招来のほかに、配線パターン４ａ、４ｂの切断や、
２層目ポリシリコン４が平坦化されていないために、ク
ラックを発生したりして、歩留りの低下を来たすもので
ある。
さらに、ウェットエツチングの併用、すなわち、追加Ｒ
ＩＥとウェットエツチングでサイドウオールを除去する
ことは、工程の増加やレジスト（ＲＩＥのマスク部材）
がウェットエツチングのマスクとして、弱いために通常
は行わない。
ＩＥとウェットエツチングでサイドウオールを除去する
ことは、工程の増加やレジスト（ＲＩＥのマスク部材）
がウェットエツチングのマスクとして、弱いために通常
は行わない。
したがって、ウェットエツチングのみによって２層目ポ
リシリコン４のパターニングを行う方法もあるが、パタ
ーン精度が悪いため、主流であるＲＩＥにより、ドライ
エッチを行うのが普通である。
リシリコン４のパターニングを行う方法もあるが、パタ
ーン精度が悪いため、主流であるＲＩＥにより、ドライ
エッチを行うのが普通である。
また、上記クラックの発生は第３図（ｅ）に示すように
、ＣＶＤなどにより中間絶縁膜６（ＰＳＧ）を堆積した
際に、図示の急峻な段差部の下方でくびれ７が生じそこ
にストレスが加わり、クラック８が生じるに到る。
、ＣＶＤなどにより中間絶縁膜６（ＰＳＧ）を堆積した
際に、図示の急峻な段差部の下方でくびれ７が生じそこ
にストレスが加わり、クラック８が生じるに到る。
さらに、アルミ （配線パターン）の段切れは、ＰＳＧ
などの中間絶縁膜を介さないで、直接蒸気などでアルミ
電極９を被着すると、第３図（ｆ）のように肩部に段切
れ１０が生じてアルミが付かないようになる。
などの中間絶縁膜を介さないで、直接蒸気などでアルミ
電極９を被着すると、第３図（ｆ）のように肩部に段切
れ１０が生じてアルミが付かないようになる。
この発明は、前記従来技術の問題点、即ち特に２層目ポ
リシリコンに対するＲＩＥによる水平に垂直な段差の隅
に２層目ポリシリコンが残り易くこれにより、ポリシリ
コン間のショートを引き起こす点及び該２層目ポリシリ
コンが段差平坦化されていないためにクラックの発生や
Ａｊ配線断切れなどによる歩留り低下を招くこと等を解
決した半導体素子の製造方法を提供するものである。
リシリコンに対するＲＩＥによる水平に垂直な段差の隅
に２層目ポリシリコンが残り易くこれにより、ポリシリ
コン間のショートを引き起こす点及び該２層目ポリシリ
コンが段差平坦化されていないためにクラックの発生や
Ａｊ配線断切れなどによる歩留り低下を招くこと等を解
決した半導体素子の製造方法を提供するものである。
（問題点を解決するための手段）
この発明は、半導体素子の製造方法において、平面に垂
直な段差を有するシリコン基板上に段差平坦化用のポリ
シリコンを成長させる工程と、リアクティブイオンエツ
チングによって段差部に段差平坦化用ポリシリコンのサ
イドウオールを形成する工程と、このサイドウオールを
熱酸化して絶縁膜化した傾斜部を形成する工程とを導入
したものである。
直な段差を有するシリコン基板上に段差平坦化用のポリ
シリコンを成長させる工程と、リアクティブイオンエツ
チングによって段差部に段差平坦化用ポリシリコンのサ
イドウオールを形成する工程と、このサイドウオールを
熱酸化して絶縁膜化した傾斜部を形成する工程とを導入
したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、平
面に垂直な段差を有するシリコン基板上に段差平坦化用
ポリシリコンを成長させ、その後、ＲＩＥによって、該
段差部に段差平坦化用ポリシリコンのサイドウオールを
形成し、このサイドウオールを熱酸化し絶縁膜化して傾
斜部とすることにより、上記ＲＩＥの欠点である段差部
にポリシリコンが残存するのを回避し得るのである。
面に垂直な段差を有するシリコン基板上に段差平坦化用
ポリシリコンを成長させ、その後、ＲＩＥによって、該
段差部に段差平坦化用ポリシリコンのサイドウオールを
形成し、このサイドウオールを熱酸化し絶縁膜化して傾
斜部とすることにより、上記ＲＩＥの欠点である段差部
にポリシリコンが残存するのを回避し得るのである。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｅ）はその一実施例の工程説明図である。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｅ）はその一実施例の工程説明図である。
この第１図（ａ）〜第１図（ｅ）において、上述の第３
図（ａ）〜第３図（ｆ）と同一部分には同一符号を付し
て説明する。
図（ａ）〜第３図（ｆ）と同一部分には同一符号を付し
て説明する。
まず、第１図（ａｌに示すように、シリコン基板１上に
薄い熱酸化膜２を介してＭＯＳ ）ランジスタのゲート
電極となる１層目ポリシリコン３を成長させ、その表面
を薄い熱酸化膜２で被覆して、段差平坦化用のポリシリ
コンロを減圧ＣＶＤ法によって段差と同程度の５０００
人成長させる。
薄い熱酸化膜２を介してＭＯＳ ）ランジスタのゲート
電極となる１層目ポリシリコン３を成長させ、その表面
を薄い熱酸化膜２で被覆して、段差平坦化用のポリシリ
コンロを減圧ＣＶＤ法によって段差と同程度の５０００
人成長させる。
次いで、第１図（ｂ）に示すように、リアクティブイオ
ンエツチング（ＲＩ Ｅ）によって、段差部にポリシリ
コンロのサイドウオール７を垂直に５０００人位、水平
に１５００人位形成する。
ンエツチング（ＲＩ Ｅ）によって、段差部にポリシリ
コンロのサイドウオール７を垂直に５０００人位、水平
に１５００人位形成する。
次に、第１図（Ｃ）に示すように、ポリシリコンロのサ
イドウオール７を１０００℃ドライ０２（ウェット０２
も可）で熱酸化を５０分力行ない、サイドウオール７の
表面に５００人位の酸化膜を作り絶縁膜化して傾斜部８
を形成する。
イドウオール７を１０００℃ドライ０２（ウェット０２
も可）で熱酸化を５０分力行ない、サイドウオール７の
表面に５００人位の酸化膜を作り絶縁膜化して傾斜部８
を形成する。
次に、第１図（ｄ）に示すように、傾斜部８の形成後、
２層目ポリシリコン４を減圧ＣＶＤ法によって５０００
人位成長する。この場合傾斜部８の形成によって、２層
目ポリシリコン４の段差が平坦化されている。
２層目ポリシリコン４を減圧ＣＶＤ法によって５０００
人位成長する。この場合傾斜部８の形成によって、２層
目ポリシリコン４の段差が平坦化されている。
次に、第１図（ｅ）に示すように、２層目ポリシリコン
４をＲＩＥによってエツチングする。かくして、垂直な
段差部が傾斜となることで、ＲＩＥの欠点である水平に
垂直な段差の隅にポリシリコンのウオールが残り易い欠
点を解決している。
４をＲＩＥによってエツチングする。かくして、垂直な
段差部が傾斜となることで、ＲＩＥの欠点である水平に
垂直な段差の隅にポリシリコンのウオールが残り易い欠
点を解決している。
第２図（ａ）ないし第２図（ｅ）はこの発明に適用した
平坦化技術をＬＤＤ ）ランジスタの製造および絶縁膜
の平坦化に応用した場合の半導体素子の製造方法を示す
工程説明図であり、第２図（ａ）ないし第２図（Ｃ１ま
での工程は第１図（ａｌないし第１図（Ｃ）までの工程
と同様である。
平坦化技術をＬＤＤ ）ランジスタの製造および絶縁膜
の平坦化に応用した場合の半導体素子の製造方法を示す
工程説明図であり、第２図（ａ）ないし第２図（Ｃ１ま
での工程は第１図（ａｌないし第１図（Ｃ）までの工程
と同様である。
第２図（ｄ）において、傾斜部８の形成後、ヒ素のイオ
ン注入によりシリコン基板１にＬＤＤ ）ランジスタの
ドレイン・ソース（Ｎ＋） ９を形成し、しかる後、第
２図（ｅ）に示すように、絶縁膜１０を全面に被着させ
るようにしたものである。
ン注入によりシリコン基板１にＬＤＤ ）ランジスタの
ドレイン・ソース（Ｎ＋） ９を形成し、しかる後、第
２図（ｅ）に示すように、絶縁膜１０を全面に被着させ
るようにしたものである。
（発明の効果）
以上、詳細に説明したようにこの発明によれば、平面に
垂直な段差を、段差平坦化用のポリシリコンの熱酸化膜
によってサイドウオールを形成し、傾斜部を形成するよ
うにしたので、ＲＩＥの欠点である平面に垂直な段差の
隅にポリシリコンのサイドウオールが残り易い欠点を解
決できる。
垂直な段差を、段差平坦化用のポリシリコンの熱酸化膜
によってサイドウオールを形成し、傾斜部を形成するよ
うにしたので、ＲＩＥの欠点である平面に垂直な段差の
隅にポリシリコンのサイドウオールが残り易い欠点を解
決できる。
また、ポリシリコンおよび絶縁膜の段差平坦化による歩
留りの向上の効果が期待できる。
留りの向上の効果が期待できる。
さらにＭＯＳ ）−ランジスタのゲート電極などに応用
すれば、傾斜部を利用してヒ素のイオン注入によりＬＤ
Ｄトランジスタのドレイン・ソースを形成するにも適用
可能であるなどの利点を有する。
すれば、傾斜部を利用してヒ素のイオン注入によりＬＤ
Ｄトランジスタのドレイン・ソースを形成するにも適用
可能であるなどの利点を有する。
第１図（ａ）ないし第１図（ｅ）はこの発明の半導体素
子の製造方法の一実施例の工程説明図、第２図（ａ）な
いし第２図（ｅ）はこの発明の半導体素子の製造方法を
ＬＤＤトランジスタの製造方法に適用した場合の工程説
明図、第３図（ａ）ないし第３図（ｆ）は従来の半導体
素子の製造方法の工程説明図である。 １・・・シリコン基板、２・・・薄い熱酸化膜、３・・
・１層目ポリシリコン、４・・・２層目ポリシリコン、
６・・・段差平坦化用ポリシリコン、７・・・サイドウ
オール、８・・・サイドウオールの熱酸化膜、９・・・
ＬＤＤ ）ランジスタのソース・ドレイン領域、１０・
・・絶縁膜。 第１＠ 第２図 １０：社株様 第３図
子の製造方法の一実施例の工程説明図、第２図（ａ）な
いし第２図（ｅ）はこの発明の半導体素子の製造方法を
ＬＤＤトランジスタの製造方法に適用した場合の工程説
明図、第３図（ａ）ないし第３図（ｆ）は従来の半導体
素子の製造方法の工程説明図である。 １・・・シリコン基板、２・・・薄い熱酸化膜、３・・
・１層目ポリシリコン、４・・・２層目ポリシリコン、
６・・・段差平坦化用ポリシリコン、７・・・サイドウ
オール、８・・・サイドウオールの熱酸化膜、９・・・
ＬＤＤ ）ランジスタのソース・ドレイン領域、１０・
・・絶縁膜。 第１＠ 第２図 １０：社株様 第３図
Claims (1)
- 平面に垂直な段差を有するシリコン基板上に段差平坦化
用ポリシリコンを成長する工程と、リアクティブイオン
エッチングによって上記段差部に段差平坦化用のポリシ
リコンのサイドウォールを形成する工程と、このサイド
ウォールを熱酸化し絶縁膜化した傾斜部を形成する工程
とよりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087385A JPS61220470A (ja) | 1985-03-27 | 1985-03-27 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087385A JPS61220470A (ja) | 1985-03-27 | 1985-03-27 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220470A true JPS61220470A (ja) | 1986-09-30 |
Family
ID=13154930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6087385A Pending JPS61220470A (ja) | 1985-03-27 | 1985-03-27 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758325A (ja) * | 1993-07-07 | 1995-03-03 | Hyundai Electron Ind Co Ltd | アーク態様の側壁スペーサを用いたトランジスタ製造方法 |
-
1985
- 1985-03-27 JP JP6087385A patent/JPS61220470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758325A (ja) * | 1993-07-07 | 1995-03-03 | Hyundai Electron Ind Co Ltd | アーク態様の側壁スペーサを用いたトランジスタ製造方法 |
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