JPS6121543A - Data transfer device - Google Patents
Data transfer deviceInfo
- Publication number
- JPS6121543A JPS6121543A JP14272384A JP14272384A JPS6121543A JP S6121543 A JPS6121543 A JP S6121543A JP 14272384 A JP14272384 A JP 14272384A JP 14272384 A JP14272384 A JP 14272384A JP S6121543 A JPS6121543 A JP S6121543A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- address
- odd
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンピュータ等の記憶装置に用いられるデータ
転送装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a data transfer device used in a storage device of a computer or the like.
従来例の構成とその問題点
第1図に従来のデータの転送装置の構成図を示す。第2
図にそのタイミングチャートを示す。1. Configuration of a conventional example and its problems FIG. 1 shows a configuration diagram of a conventional data transfer device. Second
The timing chart is shown in the figure.
中央演算装置(以下CPυと略記する)1からの指示に
より、アドレス切換器2は、ノ・−ドディスク3側に切
り換わり、直接メモリアクセス(以下DMAと略記する
)コントローラ4にDMA指示を出す。例えば、ハード
ディスク3からの読み出しの場合、この指示に従い、I
・−ドディスク3からの内容が8ビット単位で記憶素子
6へ書き込まれる。書き込みが終了すると、DMAコン
トローラ1からCPU1へ終了情報かは3Av、CPt
Jlはアドレス切換器2をシステム側へ切り換え、メモ
リ6の内容は、データバス6を経由して、8ビット単位
にて、他のメモリ等へ転送される。In response to an instruction from the central processing unit (hereinafter abbreviated as CPυ) 1, the address switch 2 switches to the node disk 3 side and issues a DMA instruction to the direct memory access (hereinafter abbreviated as DMA) controller 4. . For example, when reading from the hard disk 3, follow these instructions and
- The contents from the hard disk 3 are written to the storage element 6 in 8-bit units. When the writing is completed, the completion information is sent from the DMA controller 1 to the CPU 1 by 3Av and CPt.
Jl switches the address switch 2 to the system side, and the contents of the memory 6 are transferred to other memories etc. in 8-bit units via the data bus 6.
しかるに、メモリをシステム側とノ・−ドディスク側゛
とで1:1に対応させてデータ転送をおこなう場合、8
ビツトのデータしか転送できないため、゛システムの転
送効率が下がる。However, when data is transferred with a 1:1 correspondence between the memory on the system side and the node disk side, 8
Because only bit data can be transferred, the system's transfer efficiency decreases.
発明の目的
本発明はこれら従来の時間ロスを除き、高効率のデータ
転送を実現することを目的とする。OBJECTS OF THE INVENTION It is an object of the present invention to eliminate these conventional time losses and realize highly efficient data transfer.
発明の構成
本発明は、メモリをアドレスで奇数バンク、偶数バンク
に分け、システム側では、これらを16ビット転送する
ことにより、システムの効率をアップする。Structure of the Invention The present invention improves the efficiency of the system by dividing the memory into odd and even banks based on addresses, and transferring these by 16 bits on the system side.
実施例の説明・
7はCPUであり、DMAコントローラ8、アドレス切
換器9、データ切換器10へ制御信号を送出するよう制
御信号線が接続されている。また、DMAコントローラ
8とアドレス切換器9はアドレスデータ線で接続され、
DMAコントローラ8よシアドレス切換器9ヘアドレス
データが送出される。さらにDMAコントローラ8とハ
ードディスク装置11の間はアドレスデータ線で接続さ
れている。DESCRIPTION OF EMBODIMENTS 7 is a CPU, to which control signal lines are connected to send control signals to a DMA controller 8, an address switch 9, and a data switch 10. Further, the DMA controller 8 and the address switch 9 are connected by an address data line,
Address data is sent from the DMA controller 8 to the seat address switch 9. Further, the DMA controller 8 and the hard disk device 11 are connected by an address data line.
アドレス切換器9が第1の記憶素子(以下メモリと略記
する〕12および第2のメモリ13へそれぞれ奇数およ
び偶数のアドレスデータを送るようにアドレス切換器9
と第1及び第2のメモリ12.13にそれぞれ奇数およ
び偶数のアドレスデータ線が接続されている。The address switch 9 is configured so that the address switch 9 sends odd and even address data to a first storage element (hereinafter abbreviated as memory) 12 and a second memory 13, respectively.
Odd and even address data lines are connected to the first and second memories 12 and 13, respectively.
データ切換器1oはハードディスク装置11、第1及び
第2のメモ!J12,13とデータの送受ができるよう
にデータ線が接続され、さらにデータバス14ヘデータ
線が接続されている。The data switch 1o has a hard disk device 11, a first memo, and a second memo! A data line is connected to J12 and J13 so that data can be sent and received, and a data line is further connected to a data bus 14.
アドレスバス16はアドレス切換器9とアドレスデータ
線が接続されている。The address bus 16 is connected to the address switch 9 and address data lines.
次に動作を説明する。まず、CPU7からの指示により
、アドレス切換器9は、ハードディスク装置11側に切
り換わり、D、M Aコントローラ8にDMA指示を出
す。例えば、ハードディスク装置11からデータを読み
出す場合、この指示に従い、ハードディスク装置11か
らのデータが第1のメモリ12へ書き込まれる。このと
きDMAコントローラ8からのアドレスデータが奇数の
場合第1のメモリ12ヘデータが書き込まれ、アドレス
データが偶数の場合第2のメモリ13ヘデータが書き込
まれる。転送が終了すると、アドレス切換器9により、
第1のメモリ12、第2のメモリ130両方ともデータ
バス14側に切り換えられる。Next, the operation will be explained. First, in response to an instruction from the CPU 7, the address switch 9 switches to the hard disk device 11 side and issues a DMA instruction to the D, MA controller 8. For example, when reading data from the hard disk device 11, the data from the hard disk device 11 is written to the first memory 12 according to this instruction. At this time, if the address data from the DMA controller 8 is an odd number, the data is written to the first memory 12, and if the address data is an even number, the data is written to the second memory 13. When the transfer is completed, the address switch 9
Both the first memory 12 and the second memory 130 are switched to the data bus 14 side.
ここでのデータバス14側からのアクセスは、第1のメ
モリ12、第2のメモリ13を同時にアクセスし、奇数
、偶数同時に転送することになり、データバス側での転
送効率は2倍にアップすることになる。゛
従来例では、ハードディスク装置からのDMA転送にT
1時間、データバス側からのDMA転送に12時間かか
るとすると、合計T1+12時間必要となる。Access from the data bus 14 side accesses the first memory 12 and the second memory 13 at the same time, and transfers odd and even numbers at the same time, doubling the transfer efficiency on the data bus side. I will do it.゛In the conventional example, T is required for DMA transfer from the hard disk device.
Assuming that it takes 1 hour and 12 hours for DMA transfer from the data bus side, a total of T1+12 hours is required.
本発明においてはT、十T2/2時間であり、データバ
ス側からの時間効率が半分となる。″またデータバス1
4側からメモリ12.13を経由してハードディスク装
置11ヘデータの書き込みを行う場合についても全く同
様のことがいえる。 □
発明の効果
以上述べたように本発明は、メモリを奇数、偶数バンク
に分け、データバスからのデータ転送を両バンク同時に
送出することにより、転送効率を大巾に向上することが
できる。In the present invention, the time is T, 10T2/2, and the time efficiency from the data bus side is halved. ``Also, data bus 1
The same thing can be said for the case where data is written from the 4 side to the hard disk device 11 via the memories 12 and 13. □ Effects of the Invention As described above, the present invention can greatly improve transfer efficiency by dividing the memory into odd and even banks and transmitting data from the data bus to both banks simultaneously.
第1図はデータ転送装置の従来例を示すブロック図、第
2図は第1図にもとづくタイミングチャート、第3図は
本発明の一実施例を示すプ西ツク図、第4図は第3図に
もとづくタイミングチャートである。
7・・・・・中央演算装置、8・・・・・DMAコント
ローラ、9・・・・・アドレス切換器、1o・川・・デ
ータ切換器、11・・ ハードディスク装置、12・・
・・第1の記憶素子、13・・・・・第2の記憶素子、
14・・・・データバス、16・川・・アドレスバス。
代理人の氏名 弁理士 中 尾 敏 男 はが1名区
5
第4図FIG. 1 is a block diagram showing a conventional example of a data transfer device, FIG. 2 is a timing chart based on FIG. 1, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG. It is a timing chart based on a figure. 7...Central processing unit, 8...DMA controller, 9...Address switch, 1o...Data switch, 11...Hard disk device, 12...
...first memory element, 13...second memory element,
14...data bus, 16...address bus. Name of agent: Patent attorney Toshio Nakao (1 person)
5 Figure 4
Claims (1)
のアドレスを奇数および偶数とし、前記第1及び第2の
記憶素子をアドレス切換器及びアドレスコントローラを
介して記憶装置へ接続するとともに前記第1及び第2の
記憶素子をデータ切換器を介してデータバスへ接続した
ことを特徴とするデータ転送装置。It has first and second storage elements, the addresses of the respective storage elements are odd and even numbers, the first and second storage elements are connected to the storage device via an address switch and an address controller, and the A data transfer device characterized in that first and second storage elements are connected to a data bus via a data switch.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14272384A JPS6121543A (en) | 1984-07-10 | 1984-07-10 | Data transfer device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14272384A JPS6121543A (en) | 1984-07-10 | 1984-07-10 | Data transfer device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6121543A true JPS6121543A (en) | 1986-01-30 |
Family
ID=15322080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14272384A Pending JPS6121543A (en) | 1984-07-10 | 1984-07-10 | Data transfer device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6121543A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6462704A (en) * | 1987-09-02 | 1989-03-09 | Fanuc Ltd | High speed working system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5271137A (en) * | 1975-12-10 | 1977-06-14 | Hitachi Ltd | Buffer memory |
JPS5619572A (en) * | 1979-07-23 | 1981-02-24 | Fujitsu Ltd | Buffer memory control system |
-
1984
- 1984-07-10 JP JP14272384A patent/JPS6121543A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5271137A (en) * | 1975-12-10 | 1977-06-14 | Hitachi Ltd | Buffer memory |
JPS5619572A (en) * | 1979-07-23 | 1981-02-24 | Fujitsu Ltd | Buffer memory control system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6462704A (en) * | 1987-09-02 | 1989-03-09 | Fanuc Ltd | High speed working system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6121543A (en) | Data transfer device | |
JPS62231367A (en) | Dma data transfer system | |
JPS6121542A (en) | Data transfer device | |
JPS6217879Y2 (en) | ||
JPH0656604B2 (en) | Information processing equipment | |
JPS62241045A (en) | Storage device | |
SU1541623A1 (en) | Device for interfacing computer with peripheral device | |
JPS5821734B2 (en) | Direct memory access control method | |
JPH04160549A (en) | Personal computer system | |
JPS6037753Y2 (en) | Memory card configuration | |
JPS63129438A (en) | Memory controller | |
SU1256034A1 (en) | Interface for linking two electronic computers with common memory | |
JPS6194167A (en) | Peripheral controller | |
JPH02171949A (en) | Dma transfer system | |
JPH01240960A (en) | Dma transfer control circuit | |
JPH05204830A (en) | Input/output controller | |
JPH01259441A (en) | Bus interface device | |
JPS6364145A (en) | Data input device | |
JPH02244350A (en) | Main storage device access system | |
JPH02148349A (en) | Information processor | |
JPS63104155A (en) | Electronic computer | |
JPS63201810A (en) | Time system for information processing system | |
JPH05120210A (en) | Microcomputer | |
JPH0544755B2 (en) | ||
JPS61157955A (en) | Tag control system |