JPS61212105A - Ａｇｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＡＧＣ回路（自動利得制御回路）に関し、特に
入出力特性を改善するようにしたものである。

（従来の技術） 従来よりＡＧＣ回路としては第４図に示すようなものが
提案されている。同図において、１は信号入力端子で、
抵抗器２およびバッフ？・アンプ３でなる直列回路を介
して出力端子４に接続されている。一方バッファ・アン
プ３の出力は、ダイオード６、Ｊ氏抗器７およびコンデ
ンサ８からなる整流・平滑回路５に導かれ、その整流・
平滑回路５の出力は抵抗器９を介して、可変抵抗素子と
して利用されるＡＧＣ用のＦＥＴ１０のゲートに印加さ
れている。このＦＥＴ１０のドレインは抵抗器２とバッ
ファ・アンプ３の接続中点に接続され、またＦＥＴのソ
ースには自動利得制御動作を決定するに適した電圧（−
Ｖｃｃ）が与えられている。

このような構成においては、ある入力信号によりバッフ
？・アンプ３の出力信号が大きくなった場合にはＦＥＴ
のゲート電圧が高くなりそのドレイン・ソース間の抵抗
を小さくしてバッファ・アンプ３の出力信号を下げるよ
うに、また逆に出力信号が小さくなった場合にはその出
力を太き（するように動作する。このように動作して、
入力の変化に拘らず出力を常に一定に保つようにフィー
ドバック制御するが、実際には第５図に示すように入力
の変化に対応して僅かに出力が変化する。

（発明が解決しようとする問題点） しかしながら、この様な従来の装置においては、各素子
の直線性等に起因して装置全体としての入出力直線性や
誤差等のいわゆる静特性が高精度に実現できない点や、
更に動特性、特にＡＧＣのリリースタイム（入力がステ
ップ状に小さくなったとき出力が規定値に復帰するまで
の時間）が長いという点に問題があった。

本発明の目的は、この様な点に鑑み、静特性の改善を図
るとともに、動特性時の改善すなわちリリースタイムを
極力短くするとともにリアクションタイム（入力がステ
ップ状に大きくなったとき゛　　に出力が規定値までに
復帰する時間）を零に近付は得るようなＡＧＣ回路を提
供することにある。

（問題点を解決するための手段） この様な目的を達成するために本発明では、高速の交流
エンベロープ直流電圧変換回路により入力のエンベロー
プを検出し、このエンベロープの値を除数とすると共に
入力の値を被除数として除算を行い、この演算により一
定振幅の交流バイアスを１ｑて、そのバイアスと入力を
適宜加算することによりＡＧＣをかけるように構成した
ことを特徴とする。

（実施例） 以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るＡＧＣ回路の一実施例を示すブロック図であ
る。同図において、入力端子１１に印加された入力信号
は、エンベロープ直流電圧変換回路１２、除算回路１３
および加算回路１４に与えられる。エンベロープ直流電
圧変換回路（以下変換回路と略称する）１２は、入力信
号のエンベロープを直流電圧に変換して出力するもので
ある。除算回路１３は、入力信号を被除数とし、変換回
路１２の出力を除数として除算を行う。加算回路１４は
この除算結果と入力信号を加算するものである。

変換回路１２は、応答時間が速く、エンベロープが大き
くなるときは応答遅れがなく、エンベロープが小さくな
るときは応答遅れが１／（２ｆ）秒となるように構成さ
れた回路であり、第２図に示すような構成となっている
。第２図において、入力交流信号Ｖａｃは、正の半波整
流回路２１８１負の半波整流回路２１ｂおよび矩形波変
換回路２７に共通に入力される。正の半波整流回路２１
ａおよび負の半波整流回路２１ｂの出力信号はそれぞれ
ピークホールド・コンデンサ２２ａ、２２ｂに導かれ、
各ピークホールド手段、例えばピークホールド・コンデ
ンサ２２ａ、２２ｂの出力はそれぞれリセット回路２３
ａ、２３ｂを介してスイッチ２４および比較器２６に共
通に入力されている。スイッチ２４は、比較器２６の出
力で制御され、リセット回路２３ａ、２３ｂの出力を択
一的に選択する。選択された出力はバッファ２５を経由
して出力される。

矩形波変換回路２７の出力は微分回路２８（例えばＣＲ
微分回路ンに導かれる。前記ピークホールド・コンデン
サ２２ｂをリセットするためのリセット回路２３ｂはこ
の微分回路２８の出力により駆動され、ピークホールド
・コンデンサ２２ａをリセットするためのリセット回路
２３ａは反転回路２９を経由した微分回路２８の出力に
より駆動される。

このような構成における変換回路においては、入力電圧
Ｖａｃは正の半波整流回路２１ａおよび負の半波整流回
路２１ｂで整流され、それぞれ第３図の（ロ）、（ハ）
に示すような波形となる。

各ピークホールド・コンデンサ２２ａ、２２ｂは２つの
整流回路の各出力のピークをホールドする。

一方、矩形波変換回路２７は入力波形の極性に応じて第
３図の（チ）に示すような矩形波を出力する。微分回路
２８はこの矩形波を微分し第３図の（す）に示すような
パルス状の出力信号を得る。

この信号の内で正極性の方のパルス信号がリセット回路
２３ｂのリセット信号となり、負極性の方のパルス信号
は反転回路２９を介して正極性の信号となり（同図（ヌ
ンン、リセット回路２３ａのリセット信号となる。これ
により、リセット回路２３ａ、２３ｂは入力信号（同図
（イ））の極性に応じて交互にリセットされる。このた
め、コンデンサ２２ａ、２２ｂの出力は同図（ニ）、（
ホ）に示すような波形となる。

比較器２６は２つのピークホールド・コンデンサの出力
を比較し、両者の内で電圧の高い方が選択されるように
スイッチ２４を制御する。この場合の比較器の出力は第
３図の（へ）のようになり、正のときにスイッチがコン
デンサ２２ａの出力を選択し、負のときにコンデンサ２
２ｂの出力を選択するように作用する。

スイッチ２４の出力はバッファ２５を介して第３図の（
ト）のような波形となって出力される。

このようにして得られる出力を入力（同図（イ））と対
比してみると、立上がりおよび立下がりの極めて速い、
すなわち更に詳しくはエンベロープが大きくなるときは
応答遅れなしであり、エンベロープが小さくなるときは
応答後れが１／（２ｆ）秒となるような応答の速い出力
波形が得られていることが分る。

この様な変換回路を用いたＡＧＣ回路の動作を次に説明
する。変換回路１２は入力信号Ｘのエンベロープに対応
した直流電圧ｙを出力する。除算回路１３は、χ／ｙの
演算を行う。これにより、入力の周波数および位相に一
致した一定撮幅の交流バイアス電圧が１ｑられる。

加算回路１４は入力信号と除算回路の出力を次式に基づ
いて加算し、加算出力Ｖｚを得る。

Ｖｚ　＝ｌ　（ｒ／ｖ）＋ｒｒＬＸ　　　　　　　（１
）一方、第５図に示すようなゲイン特性の場合の出力電
圧Ｖｏｕｔ（ｒｍＳ）は β−α Ｖｏｕｔ　＝　＝ＶＩＮ＋　ンｊＬ 、ｂ−α　　　　　　ｂ−ａ となる。右辺の第１項は入力信号に比例した値、第２項
は入力に無関係な一定の交流バイアス（ただし周波数と
位相は入力に一致している）を示す値である。

ここで、加算回路４における計数！および扉は適宜選択
可能になっているので、その計数の選択により（２）式
で示されるような所望のゲイン特性を有するＡＧＣ回路
を実現することができる。

（発明の効果） 以上説明したように、本発明によれば、静特性の改善を
図るとともに、勤特性特の改善すなわちリリースタイム
を極力短くするとともにリアクションタイムを零に近付
は得るようなＡＧＣ回路を実現することができる。

【図面の簡単な説明】

第１図は本発明はに係るＡＧＣ回路の一実施例を示す要
部構成図、第２図は変換回路の一実施例図、第３図は変
換回路の動作説明用の波形図、第４図は従来のＡＧＣ回
路の一例を示す図、第５図はＡＧＣ回路の入出力特性を
示す図である。 １２・・・エンベロープ直流電圧変換回路、１３・・・
除算回路、１４・・・加算回路。 第３図 （ヌ〕　Ｒ松回昂切！ニア’］

Claims (1)

【特許請求の範囲】
1. 交流入力信号のエンベロープを高速応答で直流電圧に変
   換するエンベロープ直流電圧変換回路と、前記交流入力
   信号を前記エンベロープ直流電圧変換回路の出力で除す
   除算回路と、この除算回路の出力と前記交流入力信号を
   適宜の割合で加算する加算回路を具備し、応答の速いＡ
   ＧＣがかかるように構成したことを特徴とするＡＧＣ回
   路。