JPS61210437A - インサ−キツト・エミユレ−タの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、インサーキット会エミュレータの制御方法
に関するものである。

（ｂ）従来技術と問題点 最初に、従来装置の構成図を第２図に示す。

第２図の１は被試験器のＣＰＵ１２は制御用ＣＰＵ１３
は制御プログラムメモリ、４・は制御回路、１３は切換
器、６は被試験器のメモリ・Ｉｌｏである。

切換器１３はエミユレータが被試験器のメモリ・Ｉｌｏ
を読み出したり書き換えたりまたは被試験プログラムを
実行したりするときはＣＰＵＩのデータバスを６側に切
り換え、準備と整理のための制御プログラムを実行する
ときは３側にＣＰＵ１のデータバスを切り換える。

なお、切換画工３は制御回路４によって制御される。制
御回路４はその他エミニレータの各部も制御する。

制御回路４は各種のタイミング信号を必要とする・例え
ば、被試験器のメモリーＩ１０をアクセスするタイミン
グ、被試験器のプログラムを実行するタイミング、制御
回路プログラムの終了を知らせるタイミングなどである
。これらのタイミング信号を第３図（ａ）〜（ａ）に示
す。

制御回路４は、これらのタイミング信号により各種の制
御信号を発生する。

例えば、切換器１３は第３図（３）と第３図（ｃ）の論
理和により制御される。

第４図は、第２図のＣＰＵ２、制御プログラムメモリ３
および制御回路４の部分の従来方法による動作説明用構
成図である。

エミュレータは制御プログラムに同期して制御されるの
で、タイミング信号の基準として制御プログラムメモリ
へ供給されるアドレスを用いることができる。すなわち
、プログラム開始から終了までのアドレスのうち、どれ
かのアドレスで一致信号を発生する比較回路を用いる。

７〜１０が比較回路であり、タイミングの数だけ接続す
る必要がある。

また、第３図（ｅ）の実行信号のように、持続する信号
を得るためには、第４図のように７リツプフロツプ１４
を制御回路４内に設ける。

第２図と第４図のような従来装置では、タイミングが固
定的であるため、制御プログラムが短い場合には無意味
な命令で満たして長さをそろえる必要があり、高速で動
作させることができない。

また、持続性の信号を発生させるためフリフプフロップ
が必要になったり、タイミング信号の種類だけ比較器が
必要になったりするなど、回路が複雑になるという問題
がある。

（ｃ）発明の目的 この発明は、第２図の制御プログラムメモリ３のプログ
ラム部のほかに拡張ビットを設け、この拡張ビットにタ
イミング情報を格納し、制御プログラム実行時にタイミ
ング信号として読み出すことにより、制御プログラムに
柔軟性をもたせると同時に回路を簡単化することを目的
とする。

（ｄ）発明の実施例 この発明による実施例の構成図を第１図に示す。

第１図は第４図に対応する構成図であり、第１図の１１
は制御プログラムメモリ、１１Ａはプログラム部、１１
Ｂはタイミング部、１２は制御回路である。

制御プログラムメモリ１１は、第４図の制御プログラム
メモリ３にタイミング部１１Ｂを追加したものである。

いいかえると、第１図のプログラム部１１Ａは第４図の
制御プログラムメモリ３と同じものである。

すなわち、制御プログラムメモリ１１は、プログラム部
１１Ａとタイミング部１１Ｂの容量をもつメモリであり
、プログラム部１１Ａのほかにタイミング部１１Ｂの拡
張ビットを設け、このタイミング部１１Ｂにタイミング
情報を格納する。

タイミング部１１Ｂには第３図の各タイミング信号に対
応するビットが格納されており、ＣＰＵ１がプログラム
部１１Ａから制御プログラムを取り出して実行するごと
に、タイミング部１１Ｂの情報が制御回路１２にタイミ
ング信号として送られる。

制御回路１２は、制御信号を出力して、第２図と同じよ
うに各部を制御する。

（ｓ）発明の効果 この発明によれば、制御に必要なタイミング信号をメモ
リという集積度の高（低コストな素子に一元化とするこ
とができ、また、アドレスに対してビットを連続的に立
てることにより、持続的な゛タイミング信号を直接出力
することができる。したがって、制御回路も簡単になる
ので、インサーキット・エミュレータの回路を簡素化し
設計効率を向上することができる。

さらに、制御プログラムに応じたタイミングを自由に選
ぶことができるので柔軟性があり、また、いつでも終了
することができるので各制御プログラムの実行時間を最
小にすることができ、高速の制御が可能となるなど多く
の効果を生ずる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図は従来
装置の構成図、 第３図は切り換え用タイミング信号の一例を示す図、 第４図は動作説明用構成図。 １・・・・・・被試験器のＣＰＵ１２・・・・・・制御
用ＣＰＵ。 ３・・・・・・制御プログラムメモリ、４・・・・・・
制御回路、５・・・・・・被試験器のメモリー　Ｉｌｏ
、８・・・・・・カウンタ、７〜１０・・・・・・比較
器、１１・・・・・・制御プログラムメモリ、１１Ａ・
・・・・・プログラム部、１１Ｂ・・・・・・タイミン
グ部、１２・・・・・・制御回路、１３・・・・・・切
換器、１４・・・・・・フリップ・フロップ。 代理人　弁理士　小　俣　欽　司 第　　　１　　　図 第　　　２　　図

Claims (1)

1. 【特許請求の範囲】 １　被試験器の第１のＣＰＵを動作させる制御プログラ
   ムメモリと、前記制御プログラムメモリを制御する第２
   のＣＰＵと、制御回路とを有するインサーキット・エミ
   ュレータにおいて、 前記制御プログラムメモリにプログラム部とタイミング
   部の容量をもつメモリを使用し、 第２のＣＰＵにより前記タイミング部にエミュレータを
   制御するためのタイミング情報を記憶しておき、 第１のＣＰＵが制御プログラムを読み出して実行するの
   と同時に前記タイミング情報を読み出してタイミング信
   号として制御回路に与えることを特徴とするインサーキ
   ット・エミュレータの制御方法。