JPS61206997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61206997A JPS61206997A JP60047732A JP4773285A JPS61206997A JP S61206997 A JPS61206997 A JP S61206997A JP 60047732 A JP60047732 A JP 60047732A JP 4773285 A JP4773285 A JP 4773285A JP S61206997 A JPS61206997 A JP S61206997A
- Authority
- JP
- Japan
- Prior art keywords
- address information
- output
- information
- main amplifier
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック凡ＡＭ（ランダム・アクセス・メ
モリ）中のアドレス・バッファー回路に関し、特に外部
アドレス情報と内部アドレス情報のうち、何れか一方の
アドレス情報を選び出す機能を有するアドレス・バッフ
ァー回路に関するものである。
モリ）中のアドレス・バッファー回路に関し、特に外部
アドレス情報と内部アドレス情報のうち、何れか一方の
アドレス情報を選び出す機能を有するアドレス・バッフ
ァー回路に関するものである。
一般にダイナミックＲＡＭは、周知の通り電源投入状態
においても、ある時間経つと書き込んだデータが消えて
しまうため、定期的にリフレッシュし、メモリセルに再
書き込みする必要がある。そこで外部よりリフレッシュ
・コントａ−ルすることが必要となる。この点でスタテ
ィックＲＡＭと比ベタイミング拳コントロールが複雑と
なってしまう。
においても、ある時間経つと書き込んだデータが消えて
しまうため、定期的にリフレッシュし、メモリセルに再
書き込みする必要がある。そこで外部よりリフレッシュ
・コントａ−ルすることが必要となる。この点でスタテ
ィックＲＡＭと比ベタイミング拳コントロールが複雑と
なってしまう。
そこで、近来はその煩雑さを避けるためメモリ回路内に
リフレッシュ・アドレス・カウンタを内蔵させ、リフレ
ッシュ情報を受けとると、次々にアドレスを選択してリ
フレッシュを完了させる機能や、さらにりフレッシュ−
タイマも内蔵させることにより、ある一定の時間に１回
の割υ合いで自動的にリフレッシュを繰り返す機能を設
ける方法がとられている。すなわち、今までは外部よシ
行っていたリフレッシュ・コントロールをメモリ回路内
部で行うことにより、外部のタイミング・コントロール
が簡単化され、スタティックＲＡＭに近い形態で使用で
きる様になった。
リフレッシュ・アドレス・カウンタを内蔵させ、リフレ
ッシュ情報を受けとると、次々にアドレスを選択してリ
フレッシュを完了させる機能や、さらにりフレッシュ−
タイマも内蔵させることにより、ある一定の時間に１回
の割υ合いで自動的にリフレッシュを繰り返す機能を設
ける方法がとられている。すなわち、今までは外部よシ
行っていたリフレッシュ・コントロールをメモリ回路内
部で行うことにより、外部のタイミング・コントロール
が簡単化され、スタティックＲＡＭに近い形態で使用で
きる様になった。
この方法においては、内部にリフレッシュ・カウンタを
備える必要があり、従って外部からのアドレス情報（行
及び列アドレス情報）とは別に、内部から発生されたリ
フレッシュ・アドレス情報をアドレスバッファを通して
とり込む必要がある。
備える必要があり、従って外部からのアドレス情報（行
及び列アドレス情報）とは別に、内部から発生されたリ
フレッシュ・アドレス情報をアドレスバッファを通して
とり込む必要がある。
従来この樵のメモリ回路におけるアドレス−バッファー
回路は、第３図に示す様に、外部アドレス情報を増幅す
るためのプリアンプ１０およびメインアンプ１１、内部
アドレス情報を増幅するためのプリアンプ１２およびメ
インアンプ１３、そしてメインアンプ１１．１３からの
出力を選択する信号選択回路１４で構成されており、外
部アドレス情報と内部ナトレス情報を各々のプリアンプ
部１０．１２に入力させ、更にメインアンプ１１゜１３
で増幅して、このうちのいずれか一方を選択回路１４に
より選択して出力させるという方法をとっていた。
回路は、第３図に示す様に、外部アドレス情報を増幅す
るためのプリアンプ１０およびメインアンプ１１、内部
アドレス情報を増幅するためのプリアンプ１２およびメ
インアンプ１３、そしてメインアンプ１１．１３からの
出力を選択する信号選択回路１４で構成されており、外
部アドレス情報と内部ナトレス情報を各々のプリアンプ
部１０．１２に入力させ、更にメインアンプ１１゜１３
で増幅して、このうちのいずれか一方を選択回路１４に
より選択して出力させるという方法をとっていた。
〔発明が解決しようとする問題点〕
上述した従来のアドレス・バッファー回路では、外部ア
ドレス情報用の増幅回路（１０，１１）と内部アドレス
用の増幅回路（１２，１３）を組み合わせた構成のため
、実質２組の増幅回路（１０゜１１）と（１２，１３）
が存在することとなり、半導体チップ上で大面積を要し
ているという欠点がある。
ドレス情報用の増幅回路（１０，１１）と内部アドレス
用の増幅回路（１２，１３）を組み合わせた構成のため
、実質２組の増幅回路（１０゜１１）と（１２，１３）
が存在することとなり、半導体チップ上で大面積を要し
ているという欠点がある。
本発明によるアドレス・バッファー回路は、半導体チッ
プ上で占める面積を小さくするために、外部から入力さ
れるアドレス情報（行アドレス及び列アドレス情報）Ｉ
−受けてこれを増幅するプリアンプと１回路内部で発生
されるアドレス情報（リフレッシ−・アドレス・カウン
ト情報）ｔ−受けてこれを増幅するプリアンプと、前記
２個のプリアンプの出力を受けて何れか一方のアドレス
情報を選択する信号選択回路と、その選択された情報を
増幅して出力するメイン・アンプから構成されることを
特徴としている。
プ上で占める面積を小さくするために、外部から入力さ
れるアドレス情報（行アドレス及び列アドレス情報）Ｉ
−受けてこれを増幅するプリアンプと１回路内部で発生
されるアドレス情報（リフレッシ−・アドレス・カウン
ト情報）ｔ−受けてこれを増幅するプリアンプと、前記
２個のプリアンプの出力を受けて何れか一方のアドレス
情報を選択する信号選択回路と、その選択された情報を
増幅して出力するメイン・アンプから構成されることを
特徴としている。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。こ
のアドレス・バッファー回路は、外部アドレス情報プリ
アンプ１と、内部アドレス情報プリアンプ２と、信号選
択回路３と、メイン・アンプ４とにより構成されている
。外部アドレス情報と内部アドレス情報はまず各々のプ
リアンプ１．２で増幅されて出力００，０２が得られる
。その出力情報Ｏ１，０□は信号選択回路３に入力され
る。この選択回路３は制御信号Ｓ、、Ｓ、 に応答し
て出力０□、０□を一方を選択し、出力０３ として選
択情報を出力する。これは、メインアンプ４へ入力され
る。メインアンプ４１！−介した情報は、所要のアドレ
ス情報として出力される。すなわち、本アドレスバッフ
ァー回路よシ出力されたことくなる。信号選択回路３は
例えば２つの制御信号Ｓ１と８２１−備えておｊＤ、８
１によシ外部アドレス情報’ｌｉ、８２によシ内部アド
レス情報をそれぞれ選択して出力される。
のアドレス・バッファー回路は、外部アドレス情報プリ
アンプ１と、内部アドレス情報プリアンプ２と、信号選
択回路３と、メイン・アンプ４とにより構成されている
。外部アドレス情報と内部アドレス情報はまず各々のプ
リアンプ１．２で増幅されて出力００，０２が得られる
。その出力情報Ｏ１，０□は信号選択回路３に入力され
る。この選択回路３は制御信号Ｓ、、Ｓ、 に応答し
て出力０□、０□を一方を選択し、出力０３ として選
択情報を出力する。これは、メインアンプ４へ入力され
る。メインアンプ４１！−介した情報は、所要のアドレ
ス情報として出力される。すなわち、本アドレスバッフ
ァー回路よシ出力されたことくなる。信号選択回路３は
例えば２つの制御信号Ｓ１と８２１−備えておｊＤ、８
１によシ外部アドレス情報’ｌｉ、８２によシ内部アド
レス情報をそれぞれ選択して出力される。
第２図は本アドレス・バッファー回路の入出力゛タイミ
ングを示したものである。今、第１図の各プリアンプ１
．２の出力０□、０□が第２図（ａ）及び（ｂｌＯよう
忙同時に選択回路３に入力されたとする。
ングを示したものである。今、第１図の各プリアンプ１
．２の出力０□、０□が第２図（ａ）及び（ｂｌＯよう
忙同時に選択回路３に入力されたとする。
第２図（Ｃ）の様に、信号選択回路３への第１の制御信
号Ｓ０がまず入力されると、ｔ１時に外部アドレス情報
（０□）がメイン・アンプ４に入力される。このとき内
部アドレス情報（０□）は信号Ｓ２によシ非選択状態と
なっており内部アドレス情報はメインアンプ４に伝達さ
れない。次に、１２時に制御信号波形８１．８２が両方
とも非選択状態になり、情報伝達が終わる。その後、内
部アドレス情報上堰り込む為の制御信号波形Ｓ２が１３
時に選択状態となって内部アドレス情報がメインアンプ
４に伝達され、以後同様の動作で１４時にアドレス情報
伝達が終了する。
号Ｓ０がまず入力されると、ｔ１時に外部アドレス情報
（０□）がメイン・アンプ４に入力される。このとき内
部アドレス情報（０□）は信号Ｓ２によシ非選択状態と
なっており内部アドレス情報はメインアンプ４に伝達さ
れない。次に、１２時に制御信号波形８１．８２が両方
とも非選択状態になり、情報伝達が終わる。その後、内
部アドレス情報上堰り込む為の制御信号波形Ｓ２が１３
時に選択状態となって内部アドレス情報がメインアンプ
４に伝達され、以後同様の動作で１４時にアドレス情報
伝達が終了する。
以上説明した様に、本発明は外部アドレス情報を増幅し
九プリアンプ出力と内部アドレス情報を増幅したプリア
ンプ出力を直接メイン・アンプに入力させないで、その
間に信号選択回路をはさみ、各情報の何れか一方を選択
した上でメイン・アンプに入力させており、したがって
、従来と同等の機能を持つアドレス・バッファー回路が
従来よりも少ない回路構成（従来はメイン・アンプが２
個、本発明はメインアンプが１個）で実現できる効果が
ある。
九プリアンプ出力と内部アドレス情報を増幅したプリア
ンプ出力を直接メイン・アンプに入力させないで、その
間に信号選択回路をはさみ、各情報の何れか一方を選択
した上でメイン・アンプに入力させており、したがって
、従来と同等の機能を持つアドレス・バッファー回路が
従来よりも少ない回路構成（従来はメイン・アンプが２
個、本発明はメインアンプが１個）で実現できる効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の入出力タイミング図、第３図は従来例を示すブ
ロック図である。 ゛＼−
第１図の入出力タイミング図、第３図は従来例を示すブ
ロック図である。 ゛＼−
Claims (1)
- 外部から入力されるアドレス情報を受けてこれを増幅
する第１のプリアンプ、内部で発生されるアドレス情報
を受けてこれを増幅する第２のプリアンプ、前記第１お
よび第２のプリアンプの出力を受け何れか一方を選択し
て出力する信号選択回路、および選択された情報を増幅
して出力するメインアンプを有するアドレスバッファー
回路を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047732A JPS61206997A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047732A JPS61206997A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206997A true JPS61206997A (ja) | 1986-09-13 |
| JPH0330955B2 JPH0330955B2 (ja) | 1991-05-01 |
Family
ID=12783511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047732A Granted JPS61206997A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206997A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534396A (en) * | 1979-09-03 | 1980-03-10 | Hitachi Ltd | Semiconductor memory |
-
1985
- 1985-03-11 JP JP60047732A patent/JPS61206997A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534396A (en) * | 1979-09-03 | 1980-03-10 | Hitachi Ltd | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330955B2 (ja) | 1991-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS634494A (ja) | ダイナミツク型半導体メモリ | |
| JPS6419584A (en) | Semiconductor memory device | |
| JPH04271086A (ja) | 半導体集積回路 | |
| JPS61206997A (ja) | 半導体記憶装置 | |
| JPH01264692A (ja) | 半導体メモリ回路 | |
| JPS63209094A (ja) | 半導体記憶装置 | |
| JPH05314763A (ja) | 半導体記憶装置 | |
| JPH0296997A (ja) | 半導体メモリ装置 | |
| JPS63161596A (ja) | 半導体記憶装置 | |
| JPH04278288A (ja) | 半導体記憶装置 | |
| US6021062A (en) | Semiconductor memory device capable of reducing a load imposed upon a sense amplifier to shorten a sensing time | |
| JPH0213394B2 (ja) | ||
| JPS63157397A (ja) | 半導体メモリ | |
| JPS63282995A (ja) | ブロツクアクセスメモリ | |
| JP3204346B2 (ja) | 半導体記憶装置 | |
| JPH0563878B2 (ja) | ||
| JPH03176891A (ja) | 半導体記憶装置 | |
| JPH07307090A (ja) | 半導体記憶装置 | |
| JPH0713860B2 (ja) | 半導体記憶装置 | |
| JPS63177394A (ja) | Ｍｏｓ記憶装置 | |
| JP2679374B2 (ja) | シリアル・アクセス・メモリ | |
| JPH04153987A (ja) | メモリ回路 | |
| JPH0589676A (ja) | 半導体記憶装置 | |
| JPH01279490A (ja) | 半導体メモリ | |
| JPH0554651A (ja) | 半導体メモリ回路 |