JPS61206365A

JPS61206365A - 擬似中間調画像の拡大縮小回路

Info

Publication number: JPS61206365A
Application number: JP60047910A
Authority: JP
Inventors: Junichi Osumi; 大住　淳一; Eita Miyake; 三宅　英太; Yukio Kumazawa; 熊沢　幸夫
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1985-03-11
Filing date: 1985-03-11
Publication date: 1986-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は擬似中間調画像の平均濃度を変化させることな
く高速に画像を拡大縮小できるようにした擬似中間調画
像の拡大縮小回路に関する。

〔従来の技術〕

従来の擬似中間調画像の拡大縮小回路として、例えば、
特願昭５８−１６１７４６がある。ここに示されるもの
は、任意の水平方向、垂直方向の拡大率および縮小率を
定数設定部に設定し、この設定部に設定された拡大率ま
たは縮小率を繰返し加算してタイミング信号をタイミン
グ発生部により発生し、更に、このタイミング信号とク
ロックパルスに基づいてシフトクロック発生部によりシ
フトクロックを発生し、このシフトクロックによって画
像メモリに記憶されている画像情報をレジスタにシフト
させ、拡大または縮小後のデータを拡大縮小回路部より
出力するようにしたものである。レジスタは入力側と出
力側が用意され、各々のシフトクロックの比を縮小率に
応じて少なくし、シフト数を間引くことにより縮小が行
われる。例えば、４×４のドツト集中型のディザ法で表
現されている画像を７５％に縮小する場合、第７図の如
くに入力側シフトレジスタが４回のシフトを行うとき、
出力側シフトレジスタが３回のシフトを行って、水平、
垂直方向共に４ドツト目の間引きを行うことにより第８
図の如き縮小画像が得られる。

〔発明が解決しようとする問題点〕

しかし、従来の擬似中間調画像の拡大縮小回路にあって
は、１画素内から縮小率に応じて画素を間引いているた
め、縮小率の値によっては画素内の同一位置のみが毎回
間引かれ、ディザのスレッシュホルドマトリクスの特定
のスレッシュホールドレベルに対応する画素が無くなる
ため、元の画像の濃度と縮小後の濃度が異なり、画質が
悪化する不具合がある。

例えば、第７図に示す縮小例の場合、ディザマトリクス
の比較的スレッシュホールドレベルの高い所に対応する
ドツト（２値化した場合Ｏになり易い）を間引くことに
なるため、縮小後の画像は元の画像に比べて全体に黒み
がかったものとなる。

〔問題点を解決するための手段および作用〕本発明は上
記に鑑みてなされたものであり、擬似中間調画像の平均
濃度を変化させることなく高速に画像の拡大縮小を行え
るようにするため、縮小に伴う挿入処理が１画素の特定
の位置に集中することなく、各画素が順次平均的に挿入
及び間引かれるようにした擬似中間調画像の拡大縮小回
路を提供するものである。

〔実施例〕

以下、本発明による擬似中間調画像の拡大縮小回路を詳
細に説明する（尚、以下においては、説明の便宜上、縮
小についてのみ例示する）。

第１図は本発明一実施例を示し、画像メモリ（図示せず
）よりのパラレルデータをＤＡＴＡ　ＢｔｌＳを介して
入力し、クロックＣＬＫ１に同期して順次シリアルに出
力する入力シフトレジスタ１と、該レジスタｌよりのシ
リアルデータを縮小率（又は拡大率）に応じて生成され
るクロックに基づいてシフトしたのちパラレルデータに
変換して画像メモリ等へ出力する出力シフトレジスタ２
と、クロックＣＬＫ　１をカウントする２進カウンタ３
と、該カウンタ３の出力（φ〜３のカウント値）をデコ
ードするデコーダ４と、加算器７の加算結果を一時記憶
する加算結果ラッチ５と、ＤＡＴＡ　Ｂ（Ｉｓを介して
与えられる縮小率（又は拡大率）データを一時記憶する
縮小率（拡大率）ラフチロと、該ラッチ６より出力され
る縮小率（又は拡大率）とラッチ５よりの加算累積値を
加算し其の結果をラッチ５へ格納すると共に、桁上り時
にキャリー信号を出力する加算器７と、キャリー信号と
クロックＣＬＫ２が同期するときに出力レベルを反転（
１−０）するＤ型フリップフロップ（以後、Ｄ−ＦＦと
略す）８と、該Ｄ−ＦＦ８の出力信号によってセットさ
れると共にＯＲゲート１０の一出力信号によってリセッ
トされるＲ３型フリップフロップ（以後、Ｒ８−ＦＦと
略す）９と、ＣＬＫＩ、ＣＬＫ２またはＡＮＤゲート１
６のいずれかがＬレベルにあるときにリセット信号をＲ
３−ＦＦ９のリセット端子πへ印加するＯＲゲート１０
と、デコーダ４の出力信号Ｙ０〜Ｙ、の各々及びＲ３−
ＦＦ９の出力信号が印加されて、いずれか１個のみが有
効となるＮＯＲゲート１１．〜１１４と、該ＮＯＲゲー
目１゜〜ＩＬの各々とＲＳ　−Ｆ　Ｆ１３１−１３．の
各々のｄ出力信号が印加されて、成る列または成る行の
間引き（又は挿入）要求時に各画素位置に応当するフラ
グをチェックするＮＡＮＤゲート１２１〜１２４と、該
ゲート１２．〜１２４の出力信号の各々をセット信号と
して画素内の列または行を示すフラグを第３図に示すド
ツト番号１〜４に対応して立てるＲ　Ｓ　−Ｆ　Ｆ１３
１〜１３４と、イニシャライズ（ＩＮｒ−ＴＩＡＬＩＺ
Ｅ）信号及びＮＡＮＤゲート１５の出力信号の論理積を
とってＲ３−ＦＦ１３．〜１３４に対するリセット信号
を出力するＡＮＤゲート１４と、Ｒ３−ＦＦ１３１〜１
３４の出力及びＡＮＤゲート１６の出力のＮＡＮＤ条件
をとり其の出力信号をＡＮＤゲート１４へ出力するＮＡ
ＮＤゲート１５と、ＮＡＮＤゲ）１２＋　”１２４の出
力信号の論理積をとってＮＡＮＤゲー目５、ＯＲゲート
１０及びＤ−ＦＦ１７の各々に出力するＡＮＤゲート１
６と、該ゲート１６の出力がＬレベルにあるときクロッ
クＣＬＫ　１による出力シフトレジスタ２の間引き処理
を実施させるＤ−ＦＦ１７とに構成される。

以上の構成において、第２図の如き４×４ドツトマトリ
クスによって１画素を１６階調の擬似中間調に表現する
場合を例に説明する。また、縮小は一次元の場合を示し
、２次元の場合には、第１図に示す構成を複数組設ける
ことによって実現できる。第２図に示すディザ画像の１
行を取り出したのが第３図であり、この１画素長のドツ
トに対する間引きが第１図の構成により、第４図のタイ
ミングチャートに従って実行される。

第１図において、クロックＣＬＫＩ、ＣＬＫＩ及びＣＬ
Ｋ２の相互の関係はＣＬＫｌはＣＬＫ　１の反転信号で
あり、ＣＬＫ２はＣＬＫＩの位相をθ〜２の周期の間で
適当に遅延させたものである。

この場合の遅延時間は、ラッチ５、加算器７、その他の
ゲート等の遅延時間を考慮して決定される。

ＣＬＫＩは１６個単位（データバスが１６ビツトの場合
）で出力される。

まず、最初に全体のイニシャライズをＩＮＩＴＩＡＬ−
ｒＺＥ＝Ｌとすることにより行う。この信号設定により
、２進カウンタ３及びＲ３ＦＦ１３＋〜１３４がリセッ
トされる。ついで、縮小率を図示せぬ処理装置のＣＰＵ
によって縮小率ラッチ６ヘセツトする。例えば、縮小率
が７５％であれば、１６進による場合、ＣφＨ（ＣφＨ
／１６φＨ＝０．７５）をセットする。このとき、加算
器７の出力ΣはＣφＨに設定されている。クロックＣＬ
Ｋ１がラッチ５に入力されると、加算器７の出力ＣφＨ
はラッチ５にラッチされ、これが加算器７のＡ入力端子
に印加される。このときＢ入力端子にはＣφＨが入力さ
れているため、加算器７の出力は８φＨとなり、キャリ
ー信号はＨレベルにある。以下、同様にＣＬＫＩが立上
がり時毎にＣφＨを加算する。縮小率７５％の場合、キ
ャリー信号（Ｃｏｕｔ）は４回に３回が出力、すなわち
４回に１回キャリー信号が出力されない状態が生じる。

このとき元のデータ、すなわち入力シフトレジスタ１の
データを間引くことにより、出力レジスタ２のデータは
４ドツトから３ドツトになって縮小が行われる。キャリ
ー信号は、Ｄ−ＦＦ８によってＣＬＫ　ｌの立上がりか
ら適当な時間（加算器７の出力が安定するまでの時間）
が経過したのちにラッチされる。更に、Ｄ−ＦＦ８のＣ
端子出力は、キャリー信号が出力されないとき、即ち、
間引き処理の行われるタイミングの時にのみＬレベルと
なる。このとき、Ｒ３−ＦＦ９はセットされ、そのＣ端
子出力がＬレベルにある。

このＲ３−ＦＦ９のδ端子出力とデコーダ４の出力信号
との負の論理積をＮＯＲゲート１１１〜１１４によって
とることにより、現在処理されている画素のドツト番号
に対応するゲート（１１，〜ｌｌａのいずれか）のみが
Ｈレベルとなる。ＮＯＲゲート１１の出力がＨレベルに
あると、その位置に対応するフラグがセットされていな
い場合、即ち、応当するＲ３−フリップフロップ１３の
Ｃ端子出力がＨレベルのとき、ＮＡＮＤゲート１２の出
力がＬレベルとなって、Ｒ３−ＦＦ１３がセットされる
。また、ＮＡＮＤゲート１２．〜１２４のいずれかがＬ
レベルになると、ＡＮＤゲート１６の出力がＬレベルと
なるため、ＣＬＫ　１がＤ−ＦＦ１７に入力されても該
Ｄ−ＦＦ１７のＣ端子出力はＬレベルを維持し、シフト
レジスタ２にクロックが与えられることは無い。即ち、
シフトレジスタ２はクロックが与えられないために、シ
フトレジスタ１がシフトしてもシフト動作を行わず、デ
ータの間引きが行われる。

また、ＡＮＤゲート１６がＬレベルになると、ＯＲゲー
ト１０の入力端子がＣＬＫ　１　＝“Ｌ″、ＣＬＫ２＝
′Ｌ”のときに３人力のいずれもがＬレベルとなって、
リセット信号がＯＲゲート１０より発生し、Ｒ３−ＦＦ
９がリセットされる。このリセット信号の発生タイミン
グはＣＬＫ　１の立ち上がりタイミングより遅いため、
Ｄ−ＦＦ１７は正しく動作する。

一方、ＮＯＲゲート１１の出力が前述と同じＨレベルに
あって、これに対応するＲ３−ＦＦ１３にフラグがセッ
トされている（即ち、て端子出力がＬレベル）とき、対
応するＮＡＮＤゲート１２は論理条件が成立しないため
、そのＮＡＮＤゲート１２の出力はＨレベルとなる。従
って、ＡＮＤゲート１６はＨレベルとなり、これをＤ端
子入力とするＤ−ＦＦ１７はＣＬＫＩの立上がりに同期
してセットされ、そのＱ端子出力はＬレベル→Ｈレベル
となり、シフトレジスタ２のクロック端子ＣＫにクロッ
クが与えられる。このクロックによってシフトレジスタ
２はデータをシフトするため、間引き処理は行われない
。Ｄ−ＦＦ１７のσ下端子には、丁て１１に引き続いて
ＣＬＫ２が与えられてクリアされ、次回のクロック発生
に備えられる。なお、ＡＮＤゲート１６の出力はＨレベ
ルのままであるため、ＯＲゲート１０の出力はＨレベル
であり、Ｒ３−ＦＦ９はリセットされない。

この状態で次のクロックＣＬＫ　１が入力されると、２
進カウンタ３はカウントアツプされ、デコーダ４は次の
出力が選択される。例えば、前回がＮＯＲゲート１１１
を選択していれば、今回はＮ。

Ｒゲートｌ１ｇが選択される。この段階で前述した処理
手順で、応当する画素のフラグによって、間引き処理を
行うか否かが決定される。間引きが４回連続して行われ
るとＲ３−ＦＦ１３１〜１３４のすべてのＱ端子出力が
Ｌレベルにされ、全フラグがセットされると、Ｒ５−Ｆ
Ｆ９がリセットされたタイミング（即ち、ＡＮＤゲート
１６の出力がＨレベルになったタイミング）でＮＡＮＤ
ゲート１５は論理条件が成立し、Ｒ３−ＦＦ１３１〜１
３．のすべでのフラグがクリア（Ｑ端子出力がＨレベル
）される。（尚、第１図では説明を簡単にするため、Ｎ
ＡＮＤゲート１５の出力をＡＮＤゲート１４を介して直
ちにＲ５−ＦＦ１３．〜１３４のリセット端子Ｒに人力
するものとしたが、実際の回路では、パルス幅等を満足
させるため、単安定マルチバイブレータ等を介してＲ端
子に入力する手段がとられる。

ここで、第４図に従って動作を説明するに、初期設定の
のちＣＬＫＩが入力されると、デコーダ４はＮＯＲゲー
ト１１＋にＬレベルの出力を印加し、ＮＯＲゲート１１
□〜１１．に対してはＨレベルの信号を出力する。この
段階ではキャリー信号が出力されないためＲ５−ＦＦ９
の出力はＨレベルにある。従って、ＮＯＲゲート１１１
〜１１４はいずれも論理条件が設立せず（成立は再入力
が共にＬレベルのとき）かつ、Ｒ５−ＦＦ１３１〜１３
４のいずれにもフラグが立っていないために、ＮＡＮＤ
ゲート１２１〜１２４の出力はいずれもＨレベルとなる
。

従ってＡＮＤゲート１６の出力はＨレベルとなり、Ｄ−
ＦＦ１７のＱ端子にはＣＬＫｌに同期してクロ７り信号
がシフトレジスタ２に出力される。この動作状態は加算
器７からキャリー信号が出力されている間、即ち、ＣＬ
Ｋｌが３回出される間くり返される。ＣＬＫＩが４回目
に出されたときキャリー信号は加算器７より出力されず
、Ｒ３−ＦＦ９はセットされ、そのζ端子出力はＬレベ
ルになる。このときデコーダ４はＮＯＲゲート１１４に
のみＬレベル信号を出力し、ＮＯＲゲー）１１．〜１１
３にはＨレベル信号を出力している。従って、Ｎ０Ｒゲ
ート１１４にのみＨレベルの出力信号が発生し、他のＮ
ＯＲゲート１１．〜１１．の出力はＬレベルのままにな
っている。このときＲ３−ＦＦ１３１〜１３゜はいずれ
もζ端子出力がＨレベルであるため、ＮＡＮＤゲート１
２４にＬレベルの出力信号が生じ、他のＮＡＮＤゲート
１２．〜１２．の出力はＨレベルのままとなっている。

これによってＡＮＤゲート１６にはＬレベルの出力信号
が生じ、Ｄ−ＦＦ１７のＱ端子にクロックを発生させず
、このためにデータの間引きがなされ、同時にＮＡＮＤ
ゲート１２゜のＬレベルの出力信号はＲＳ　−Ｆ　Ｆ１
３ａをセットし、Ｑ端子出力をＬレベルにする。一方、
ＡＮＤゲート１６のＬレベル出力によりＯＲゲート１０
よりＬレベル出力が発生し、Ｒ３−ＦＦ９がリセットさ
れて、ＮＯＲゲート１１＋　〜１１４の総ての出力がＬ
レベルとなる。

以上の処理が再びＣＬＫ　１が出される毎にくり返され
る。そして、２画素目の処理の４回目のＣＬＫＩが出力
されたとき、再びＮＯＲゲート１１゜の出力はＨレベル
となるが、Ｒ５−ＦＦ１３．には既に前回のときにフラ
グが出ており、ＮＡＮＤゲ−）１２．の出力はＨレベル
のままである。このため、キャリー信号が出されないに
も拘わらずＡＮＤゲート１６の出力はＨレベルのまま（
従って、Ｄ−ＦＦ１７にはクロックが発生する）となり
、かつ、Ｒ５−ＦＦ９はセットされたままとなった状態
で２画素目の処理は終了する。ついで３画素目のＣＬＫ
Ｉ（７）１見目テテコーダ４はＮＯＲゲート１１１にの
みＬレベルの信号を印加する。このときＲ５−ＦＦ９か
らは前回より引き続いてＬレベルの出力信号が出されて
いるため、ＮＯＲゲート１１１の出力のみがＨレベルと
なる。この時点ではＲ３−ＦＦ１３１　の百端子出力は
Ｈレベルであるから、ＮＡＮＤゲート１２Ｉの出力はＬ
レベルとなり、ＡＮＤゲート１６にはＬレベルの出力信
号が発生する。

これによってＤ−ＦＦ１７はＣＬＫ　１が入力されても
クロックを発生せず、シフトレジスタ２によるデータの
間引きが行われる。同時にＲ３−ＦＦ１３゜にフラグが
立てられる。以後、同様にしてフラグが立てられていな
いＮＡＮＤゲート１２ｔ→１２．の順で１画素分の処理
が終了するごとに出力がＬレベルとなり、その都度間引
きが行われると共に、フラグが立てられる。Ｒ３ＦＦ１
３＋〜１３４のすべてにフラグが立てられると、前述の
説明のように一担オールクリアされ、前述の順序で順次
フラグが立てられる。

以上説明した本発明の処理によって、７５％に縮小した
例が第５図であり、画素データが特定の位置で間引きさ
れることなく、ランダムに毎回異なる位置から間引きさ
れている。これに対し、従来の縮小回路によれば、第６
図の如く繰返し同一位置から間引きされるため、第７図
の如き縮小結果となり、前述の不都合が生じる。

本発明では、比較的影響の大きい縮小の場合に限定して
説明したが、拡大の場合でも４×４のディザで１２５％
等の倍率の時、画素内の特定の行および列のみが挿入さ
れるので、画像の濃度は変化するという問題がある。そ
こで、縮小の場合と同様に拡大でも画素内の行および列
にそれぞれフラグを付け、挿入する時、フラグをチェッ
クし、同一の行、列だけが挿入されないようにする回路
を実現できる。

また、縮小、拡大時のシフト、サンプリングクロックの
発生回路は構成図で示した様に加算を繰返して行うよう
なタイプの物である必要はない。

また、このタイプでも加算結果ラッチ回路５の入゛　　
力にデータセレクタをつけて人力を加算結果およびＤＡ
ＴＡＢＵＳとすることにより、加算の初期値を適当にオ
フセットすることができるような構成にし、間引きのタ
イミングを変えるようにすることも可能である。

〔発明の効果〕以上説明した通り本発明の擬似中間調画像の拡大縮小回
路によれば、縮小にともなうデータの間引き（又は拡大
にともなうデータの挿入）が各画素に対し順次平均的に
間引か（又は挿入さ）れるようにしたため、擬似中間調
画像の平均濃度を変化させることな（高速に画像の拡大
縮小を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は４×
４のディザ画像の１画素の構成図、第３は４×４のディ
ザ画像の各１行を順次列方向に接続したデータ配列図、
第４図は本発明の実施例の各部動作タイムチャート、第
５図は本発明の縮小処理によって得られるデータ配列図
、第６図は従来の縮小処理によって得られるデータ配列
図、第７図は従来の縮小方法を示す説明図、第８図は４
×４ディザ画像を従来の縮小（７５％）処理によって行
った場合の画像図。符号の説明１・−−〜−−・−人力シフトレジスタ、２・・−・−
出力シフトレジスタ、３−・−２進カウンタ、　　　　
４−・−・−デコーダ、５−・・−・−・・加算結果ラ
ッチ、　　　６−・−一−−−縮小率ラッチ、７・−・
・−加算器、８　、１’？−−−−−−・Ｄ型フリップフロップ、９
．１３．〜１３４−・・−・・Ｒ３型フリフプフロップ
、１０・−・−・−ＯＲゲート、ｌｉｔ　　〜１１４　’−−−−・・−ＮＯＲゲート、
１２１　〜１２．．１５・−・−・−ＮＡＮＤゲート、
１４、１６　−−−−−−−Ａ　Ｎ　Ｄゲート。特許出願人　富士ゼロックス株式会社代理人　　弁理士　　松　　原　　伸　　２同　　　　
　同　　　　村　　　木　　　清　　　用量　　　　　
　同　　　　平　　　１）　　忠　　　雄同　　　　　
　同　　　　上　　　島　　　淳　　　−第２図第３図第５図第６図／°２Ｉ３１’２’３１１２＝３　／　２３１＝２・３
　／　・２・ｅ・第７図７５％桶・１・４ｘ４　　　　　　　　　　　３１３間引ζ 手続主甫正書　（方式）％式％１、事件の表示昭和６０年特許願第４７９１０号２、発明の名称擬似中間調画像の拡大縮小回路３、補正をする者事件との関係　特許出願人名　　称　　　富士ゼロックス株式会社４、代理人（〒
１０２）住所　東京都千代田区一番町２２−１一番町セントラルビルディング５、補正命令の日付昭和６０年６月２５日６、補正の対象ｎｎ帥粛の「Ｍ而の６鍔吊だ囮叩１の棚７、補正の内容明細書の第１８頁第３行目の「・・・、第３」の記載を
「・・・、第３図」と補正する。

Claims

【特許請求の範囲】　２値画像データを入力側と出力側より成る１対のシフ
トレジスタ間を転送する際に、縮倍率に応じてデータ間
引き或いは挿入を行うことにより画像データの拡大、縮
小を行う拡大縮小回路において、縮倍率と該縮倍率の前回までの加算累積値を繰返し加算
し、その桁上り時にキャリー信号を発生する手段と、前記入力側シフトレジスタのシフトを制御するクロック
信号をカウントしディザマトリクスの行方向（又は列方
向）の画素ドットを判定する手段と、該手段による判定結果、前記キャリー信号、および前回
の処理で間引き或いは挿入された結果に基づいて前記判
定手段における画素ドットに対する間引き或いは挿入の
可否を判定する論理部と、前記論理部の可否判定に応じ
て前記出力側レジスタへデータシフトのためのクロック
を供給するクロック発生部を設けたことを特徴とする擬
似中間調画像の拡大縮小回路。