JPS61206340A - フレーム回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はフレーム同期を検出するための方法及び装置に
関するものであり、また、この検出を用いてフレーム同
期を達成するための方法及びフレーム回路に関するもの
である。

直列（ｓｅｒｉａｌ）データ群において、フレームパタ
ーンを検出するためにフレーム回路が提供され、また、
この検出に基づいてフレーム同期を達成することはよく
知られている。理想的には、フレームパターンは容易に
検出することができて、データ群の余り（ｒｅｍａ　ｉ
　ｎｄｅｒ　）の中には起こらない、しかしながら、こ
のような理想は実際上、バンド幅の制限や明瞭なデータ
の転送要求、すなわち、制限がフレームの支配の及ばな
い他の拘束によってまれなことである。結果として、フ
レーム時間もしくはフレーム再現時間（ｔｉｍｅ　ｔｏ
　ｒｅｆｒａｍｅ）は直列データのフレーム化された伝
送に大変重要である。よく知られているように、この時
間はデータ群の中のフレームパターンの検出及び初期化
又は伝送中のフレーム同期の欠落に際してそれに同期さ
せるために必要とする時開である。

一般に、フレームパターン系列及び伝送７オーマツトは
フレームパターンの検出の範囲の拡大を容易にするよう
な方法で選ばれる。しかしながら、これはいわゆるＤＳ
３レベルでＤＳ１ビット群の伝送を伴った場合ではない
。以下に詳細に説明するように、このような伝送におい
て、隣接した適合しないＤＳ１伝送リンクがＤＳ３ビッ
ト群の中に、ＤＳ３フレームパターンに似たデータパタ
ーンを生ずることから認められている。この模擬パター
ンは結果としてＤＳ３レベルに許容できない長いフレー
ム時間となる。

コレラの長いフレーム時間は装備されていないＤＳＩの
支流（ｔｒｉｂｕｔａｒｉｅｓ）によって引き起こされ
ることが知られているように、この障害を避ける方法の
１つとしてはすべての適合しないＤＳＩ支流に擬似ラン
ダムパターン発生器の供給を要求するであろう、しかし
ながら、これは国際的な強力が要求され、実行するため
に費用がかかり、本発明が避けるのを求めることは困難
であろう。

それ故、本発明の１つの目的は所定のフレームパターン
を含む直列群のフレーム同期を検出するための改良され
た方法及び装置を提供することにある。

本発明は待にＤＳ３Ｓ３ピフに適用されるものであるが
、それに限定さ九るものではない。

本発明の一面によると、以下の各ステップを具備する所
定のフレームパターンを含む直列データ群のフレーム同
期検出方法を提供する。すなわち、データ群におけるフ
レームパターンを検出し、そしてデータ群の中にフレー
ムパターンと異なるフレームパターンに関連して所定の
位置をもつデータの特徴を検出するステップを具備する
。

便宜上、該所定の特徴はデータ群中に重複して伝送され
る同じ値の多数のデータビットをもっている。例えば、
ＤＳ３Ｓ３ピフにおいては便宜上、３つのスタッフ情報
（正常な制御に貢献する）ビットがあり、それらは重複
して伝送され、フレームパターンを構成するビットに挿
入されている。

本発明はまた、次のステップを具備する所定のフレーム
パターンを含む直列データ群のフレームに同期させる方
法を提供するものである。すなわち、上記手段によって
前記フレームの同期を検出し、フレームパターンもしく
は前記所定の位置における所定の特徴が検出できないこ
とに応答してエラー信号を発生し、そしてエラー信号に
もとづいて周期スリップ（ｓｌｉｐ）を発生するステッ
プを具備する。

この手段は好ましくは次のステップを含むのがよい、す
なわち、少なくとも所定の期間内のエラー信号が存在し
ない時にインフレーム（ｉｎ−ｆｒｅａｍｅ）信号を発
生し、インフレーム信号のないときに各々のエラー信号
に応答して同期スリップを発生し、そして同期スリップ
を発生しインフレーム信号の存在する所定の期間に起こ
る多数のエラー信号に応答してインフレーム信号を終結
するステップを含む。

望ましい方法はフレームパターン及び所定の特徴の検出
において以前の同期スリップを補償するステップを含む
ことである。このステップは、できれば次のステップを
含むのがよい。すなわち、データ群の多数の連続ビット
をストアし、同期スリップの発生にもとづいて少なくと
も１つの選択（ｓｅｌｅｃｔｉｏｎ）信号を発生し、そ
して、該選択信号にもとずいて、フレームパターン又は
所定の特徴の検出のためにデータ群のストアされた多数
の連続ビットの１つが選択されるステップを含む。

本発明の他の面によると、所定のフレームパターンと、
所定の特徴をもち、フレームパターンに関連したデータ
群中の所定の位置におけるデータとを含む直列データ群
のフレーム同期を検出する装置を提供するものである。

この装置は、フレームパターンを検出する手段と、フレ
ームパターンに関連する所定の位置でのデータの特徴を
検出する手段及ｖフレームパターンもしくは所定の関連
する位置におけるデータの所定の特徴が検出されないこ
とを検出するために前記手段に応答して同期エラー信号
を発生する手段を具備している。

便宜上、所定の特徴を検出する手段は、データ群中の所
定の関連位置における多数のビットの同じ論理値を検出
するための手段を含むものである。

本発明はまた、クロック信号を発生するタイミング手段
と、上記のような装置で、クロック信号の応答を検出す
る手段及びタイミング手段を制御するため、データ群に
関連するクロック信号の位相を変え、それによって１つ
の同期スリップを発生するためエラー信号に対応する手
段とを具備するフレーム回路に拡張される。

本発明の実施例として、タイミング手段は、１つの制御
信号を発生するために第１の所定のＩＪ！素に対するデ
ータ群のビット比で１つの信号を周波数分割する第１の
周波数分割手段と、クロック信号を発生するためのＭＳ
２の所定の要素で制御信号を周波数分割する第２の周波
数分割手段及び同期スリップを発生するための第３の所
定の要素で周波数を分割する第１の周波数分割手段によ
る周波数分割を制限するための手段とを具備する。

エラー信号に応答する好ましい手段は、エラー信号の存
在と不在におけるクロック信号のパルスをカウントする
手段と、エラー信号の不在でのカウント手段によりカウ
ントされるクロック信号の第１の所定のパルス数に応答
してインフレーム信号を発生する手段と、インフレーム
信号の不在におけるエラー信号に応答して同期スリップ
コマンド信号を発生するための手段及び同期スリップコ
マンド信号を発生し、クロック信号の第３の所定の数の
期間内でのエラー信号の存在でクロック信号の第２の所
定の数のパルスをカウントするカウント手段に応答して
インフレーム信号を終結するための手段とを具備する。

特に、高速のフレーム時間を達成するために、各々の検
出手段はむしろ、以前の同期スリップを補償するための
手段を含み、これらの補償手段は、データ群の多数の連
続ビットをストアするための手段と、少なくとも１つの
選択信号を発生するための同期スリップ命令信号に対応
する手段、そして、それぞれの検出のためにデータ群の
ストアされた多数の連続ビットの１つを選択するために
選択信号に対応する手段とを具備している。

〈実施例〉 本発明は、さらに添付の図面に関連して以下の記載から
理解されるであろう。

ＭＳ１図に関して、ＤＳＩからＤＳ３レベルまでのどッ
′ト群を多重化するためのマルチ配列の公知の形態が示
されている。知られているように、０８１１７１群は１
．５４４ＭＢ／ｓのビット速度のビットからなり、例え
ば、２４８ビット音声チャンネル信号及び関連するフレ
ームビットを含むＴ１キャリア信号によって構成されて
いる。４つのこのようなりＳ１ビット群が、マルチプレ
クサ−ＭＰＸＩ−２によって、６．３１２ＭＢ／ｓのビ
ット速度で１つのＤＳ２８２ビット作るように一緒に多
重化されており、そのうちの２つが第１図に示されてい
る。７つのこようなり８２ビット群は４４．７３６ＭＢ
／、のビット速度でＤＳ３ビット群を作るように１つの
マルチプレクサ−ＭＰＸ２−３によって一緒に多重化す
る。このようにＤＳ３８３ビット２８の０８１１７１群
を含むことができる。

各々のマルチプレクサ−ＭＰＸＩ−２は４つのり入力を
サンプリングすることによりＤ３２ビット群を作り、も
しくはすべての他のビットを反転して規則的に１２回行
ない１つの補助ビットを付加することによってＤＳ２ビ
ット群を作っている。

このように、各々の補助ビットが「Ｔ４」によって示さ
れ、４人力の入力ビットが「Ｘｌ」から［Ｘ４］として
示されるならば、ＤＳ２８２ビット以下の形態をしてい
る： ＋１ＸＩＸ２χ３Ｘ４ＸＩＸ２χ３Ｘ４ＸＩＸ２Ｘ３Ｘ
４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４
ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４Ｘ
ＩＸ２χ３Ｘ４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４）１
１Ｘ２Ｘ３Ｘ４これはさらに便宜上、次のように表わす
ことにする。

Ｈ［（ＸＩＸ２Ｘ３Ｘ４）Ｘ　１２］Ｈ［（ＸＩＸ２Ｘ
３Ｘ４）Ｘ　１２］　−−−マルチプレクサ−ＭＰＸ２
−３は７人力をサンプリングすることによって、もしく
は１つの補助ビットを付加する８４ビットの一連の群を
生ずるために、各々のサンプルの各ＤＳ２８２ビットら
１ビットを取り出して規則的に１２回くり返すことによ
ってＤＳ３８３ビット作っている６８つのこれらの８５
ビット系列は８補助ビットを含む１つのフレームを形成
しており、また、７つのこれらのフレームは１つのマス
ターフレームを形成する。各々のフレームにおいて、８
補助ビットは次のデータパターンを形成している。

Ｍｉ　Ｆｔ　　ＣＩ＋　　Ｆｏ　　Ｃｏ２　Ｆｏ　Ｃ１
ｓ　　Ｆｔ但し、ｉ＝１〜７ Ｍｉは１つのマスターフレームワード パターンを形成しでおり、Ｍビットとして以下に述べる
。

ＣＩ　＋　ｔ　Ｃｉ　２　Ｃｉ　３は現在のマスターフ
レーム内でのＤＳ２の従属ｉに対して３重化されたスタ
ッフ　（ｓｔｕｆｆ）／非スタッフ（ｎｏ−５ｔｕｆｆ
）従属制御ビットであり、Ｃビットとして以下に述べる
。

Ｆ、とＦ。はそれぞれのＦビットフレームパターンを形
成する１とθビットを示す。

適切な多重化のためのフレーム同期を可能にするＤＳ３
Ｓ３ピフ中のＦビットフレームパターンは各フレームに
連続するＦ、　　Ｆ、　　Ｆ、　　Ｆ、をもっている。

Ｆビットフレームパターンはこのように連続するビット
１００１１００１１００１１００１・・・である。

従来技術において、このようなフレームビットパターン
がＤＳ３ビット群で検出され、そして、検出と統計上の
確認（すなわち、パターンが少なくとも所定期間内で持
続する）にもとづき、そのシステムはフレーム内にある
と見なされ、従って、多重化か達成される。

本発明が解決しようとしている問題点は隣接した適合し
ないＤＳＩリングがＤ３３ビット群中にこのフレームビ
ットパターンを模倣するビットパターンを生ずるところ
にあげられる。当然の結果として非常に長い７レ一ミン
グ再生時間となる。

問題は２つの隣接した適合しないＤＳ１リンクすなわち
、不変的に両輪Ｊ！［！１もしくは０があるような１つ
のマルチプレクサ−ＭＰＸＩ−２１，１９１接し入力が
あるならば、マルチプレクサ−によって発生した結果の
ＤＳ２ビット群の各フレームは例えば次の形態をもつで
あろう。

＋１［（ＩＯＸＸ）Ｘ１２］ ここで、ＸはＤＳ１ビット群から引き出された任意のビ
ットを示し、そして交互に並んでいる１と０はＤＳ２ビ
ット群を発生している適合しないＤＳＩＩＪンクビット
のマルチプレクサ−の交互のビット反転から生ずる。連
続するＤＳ２補助ビットＨ閤での入力１２回のマルチプ
レクサ−ＭＰＸｌ−２によるサンプリングと連続するＤ
Ｓ３補助ビット間での入力１２回のマルチプレクサ−Ｍ
ＰＸ２−３によるサンプリングはＤＳ３ビット群とＤＳ
１ビット群におけるビット位置間で直接の関係があると
いう結論をもつ。この結果とＤＳ３ビット群におけるフ
レームビットパターンのＦビットがＤＳ３ビット群の交
互の８５ビット系列の中で検索される（すなわち、各々
のＤＳ３フレームに４つのＦビットがある）という、事
実により、上記ＤＳ２ビット群は、ＤＳ２補助ピッ）Ｈ
の発生によって中断されるまで短いターム中に、フレー
ムビットハターンに応答するパターンをＤＳ３１：’シ
ト群の中に生成する。この模擬フレームビットパターン
の検出は、長い７レ一ミング時間を導いて、真のＤＳ３
フレームビットパターンの検出を遅らせる。

この状態は多くの適合しないＤＳＩりンクで悪化される
。４つの適合しないＤＳＩリンクで、フレーム時開はラ
ンダムデータがすべてのＤＳ１入力に存在するシステム
よりも４８倍長くなり得る。

このような長いフレーム時間は、フレームビットパター
ンそれ自体のつまり、模擬テ゛−タビットパターンの不
在で高速の７レーミングの達成を可能とする利点にもか
かわらず起こり得る。

このような長い７レ一ミング時間を避けるために、本発
明は７レ一ミングピツト自体の他に、７レーミング過程
の間に真の７レーミングビットパターンとしての考慮か
ら模擬データビットパターンの急速な除去を容易にする
ために、ビット群中　−の予め決められたビットの特徴
を利用するものである０本発明のこの実施例において、
この所定の特徴はＤＳ３ビット群の補助ピッ）Ｃの性質
にある。

すでに述べたように、各ＤＳ３フレームにおいで３つの
３重化したＣビット、Ｃ１からＣ３がある。

これらは３重化されているので、エラーの不在にあって
は、Ｃ，＝Ｃ，＝Ｃ，、すなわち、３つのＣビットはす
べて０かすべて１であるような特性をもっている。さら
に、ＣビットはＦビットフレームパターンに関連してＤ
Ｓ３フレーム中に固定した位置をもっている。各フレー
ム中のこのようなりＳ３補助ビット系列は、実際に次の
ような形態をもっている。

Ｍｉ　Ｆ、Ｃｉ、Ｆｏ　Ｃ１２Ｆ６　Ｃｉ、Ｆ。

ＭＩＯ００００１ Ｃ，＝Ｃ２＝Ｃ，＝ｃ）のとき Ｍｌｌ　　　０１　　０ｆ　　　１ Ｃｌ＝Ｃ２＝Ｃ，＝１のとき Ｍビットは可変的にＯもしくは１である。

これらのビットパターンから、７レーミングが適正であ
る（また、どのビットもエラーでないと仮定する）時、
次の関係が適用されることがわかる。

（ｉ）　　最も隣接する２つのＦビットが共に０である
とき、ＭとＣビットのシーケンスにおいて、２つの隣接
するビットはＣビットで、Ｃ３と０２であるため同じで
なければならない。

にＩ）現在のＦビットが１であり、先行のＦビットが０
であるとき、ＭとＣビットのシーケンスにおいて、３つ
の隣接するビットはフレーム中に３つのＣビットが存在
するから同じでなければならない。

本発明の実施例に従う７レーミング過程において、これ
らの関係はフレームビットパターン自体の検査と同じく
らいに検査される。、７レーミング過程中に、これらの
関係の１つもしくは両方が真実でなく、フレームビット
パターン自体が正しく見えても、ビットスリップが生じ
て適切なフレーム同期のための検索が続けられる。この
ように、上記の模擬データビットパターンの存在にあっ
て、模擬データビットパターンがフレームビットパター
ンとして評価される時、これらの関係の検査はすぐに、
そのパターンが正しくないと示す、結果として、従来の
長いフレーム時間は避けられる。

上記の関係はＣビット内にいかなるエラーも存在しない
としたが、このエラーの確率は非常に小さいものであり
、模擬データビットパターンが起こり得る確率よりもず
っと小さいものであることが示されている。真のフレー
ムビットパターンが評価された時、フレーム過程中に、
エラーがＣビットら起こるというありそうもない場合に
は、分離された出来事として、発明に従う通常以上に長
いフレーム時開を単に起こすであろう。（従来技術で類
似のエラーが起こるよりも必ずしも長くはないが）また
、本発明は模擬データビットパターンの不在において、
一層早いフレーム時間に帰与するものである午とに注目
すべきである。

第２図は本発明の実施例に従うフレーム回路を示す。ｔ
ＩＳ２図及びｔＪＳ４図から第７図において、種々のブ
ロックにおける次の記号は以下の意味をもっている。

Ｄ　　　　データ入力 ＣＫ　　　　クロック入力 Ｑ、−Ｑ　　出力及びその補語 Ｄ−ＦＦ　　Ｄ型７リツプ７０ツブ 第２図に関連して、ライン１０のＤ３３ビット群とライ
ン１２のクロック信号Ｄ３３　　ＣＬＯＣＫの発生した
応答が８ビットラツチ１６の入力と接続されている８並
列出力をもつ直列−並列コンバータ１４に供給される。

信号ＤＳ３　　ＣＬＯＣＫはまた、割算器１８に供給さ
れており、一般に７で割られるがＯＲデー）２０によっ
て論理１が割算器１８の入力÷８に供給されることによ
って、８で割るにように制御され得る。１１４算器１８
の出力は、ラッチ１６がコンバータ１４の内容をラッチ
するために制御し、７つの出力、ライン番号１から７の
ＤＳ２レベルで従属データ群の各々１ビットを発生する
クロック信号Ｃ６Ｍを構成する。ラッチ１６の８番目の
出力はＤＳ３Ｓ３補助ビットすなわち、以下にさらに詳
細に述べるように、Ｍ。

Ｃ及びＦビットを与える信号ＨＢ　Ｉ　Ｔを生ずる。

信号Ｃ６Ｍはまた、÷１２割算器２２へ供給されて、そ
のＱ出力はデート２０の１つの入力に接続される。

記載されたフレーム回路の要素は、ＤＳ３フレーム同期
がすでに確立していると仮定すると、ＤＳ３Ｓ３ビフを
従属ＤＳ２ビット群に多重化し、信号ＨＢＩＴとしてＤ
Ｓ３補助ビットを発生するためのものである。このよう
に１Ｒ算器１８はＤＳ３ビットを７つの従属ＤＳ２デー
タ群中に適切に分配し、割算器２２は、すでに述べられ
ているように、１つの補助ビットを構成するＤＳ３ビッ
ト群の各８５番目のビットが分離されて信号ＨＢＩＴと
して発生するように割算器１８の動作を修正する。

フレーム同期を達成するためには付加ビットスリップが
ＯＲゲート２０を介して割算器１８の÷８人力に供給さ
れる１つの信号５ＬＩＰによって達成され得る。ただ１
つのこのような付加ビットスリップがＤＳ３ビット群の
連続するＦビットの闇に要求され、また、信号５ＬＩＰ
はもしも÷１２割算器２２のＱ出力の１と同時に発生す
るのであるならば、影響がないので、信号５ＬＩＰは、
スリップフィルタ２４で発生するスリップコマンド信号
ＳＬＩＰＣＭＤをＡＮＤゲートで発生しスリップフィル
タ２４へ供給される信号ＳＬ　Ｉ　ＰＴＩＭＥと共にＡ
ＮＤデート２３でデートされて発生する。ＩＷ器２２の
Ｑ出力信号は÷２割算器２６へ供給されて、相補的な（
Ｆビットの）クロック信号ＦＣＬＫと（ＭとＣビットの
）Ｍ　ＣＬ　Ｋを発生する。信号ＦＣＬＫはデート２５
の１つの入力として供給され、他の入力は割算器２２の
第２の出力から引き出されて例えば１！４ｆ！１．器２
２の１２状態の第６番目の１つの計数状態に対して高レ
ベルである。

第３図は信号ＦＣＬＫ、ＭＣＬＫ％ＳＬ　Ｉ　ＰＴＩＭ
Ｅ及び割算器２２のＱ出力信号の関連するタイミングを
示している。第３図はまた、同期状態として示されるＤ
Ｓ３補助ビットの各タイプが評価され得る開の関連する
期間も示している。

フレーム回路はまた、Ｆビットフレームエラー検出器２
８、Ｍ／Ｃビットフレームエラー検出器３０、スリップ
状態回路３２及びＯＲデート３４を含む、、部品２４．
２８．３０及び３２は以下詳細に述べられる。これらの
部品の一般的な配置及び相互作用が最初に述べられる。

速い７レーミングを提供するために、エラー検出器２８
及び３０はＤＳ３補助ビットとしてそれらの有効性を評
価するＤＳ３データ群のビットを含んだ信号ＨＢＩＴを
供給されるのみならず、ラッチ１６の隣接した出力から
下見（ｐｒｅｖｉｅｗ）ビット信号ＰＶＩ及びＰＶ２を
供給される。このように信号Ｐｖ１及びＰＶ２は信号Ｈ
ＢＩＴを構成するビットのそれぞれ１及び２ピツＹ後ろ
に（すなわち、時間的には遅れて＞ＤＳ３ビット群から
引き出されたビットで虞９立っている。７レーミング過
程中に達成される多くのビットスリップの１っが起こる
と、検出器２８と３０は、将来蓄積されるＤＳ３補助ビ
ットの新しいシーケンスを待つことなく、それらの評価
において信号ＰＶＩ及びＰｖ２の一方もしくは両方を用
いるためにライン３６のスリップ状態信号によって、制
御される。結果として、７レーミング過程はＤＳ３フレ
ーム当９４ビットスリップ（すなわち、Ｆビット当９１
ビットスリップ）の起こりうる割合をもっている。

スリップ状態信号は各々ビットスリップを生ずる信号Ｓ
Ｌ　ＩＰＣＭＤに応答してスリップ状態回路３２によっ
て発生する。

エラー検出器２８及び３０はそれぞれエラー信号ＦＥＲ
Ｒ及びＭＣＥＲＲを発生し、その各々が各検出器でエラ
ーを検出している場合に論理１であろ、その信号は、何
らかのエラーが検出されると論３１１の信号ＳＬ　Ｉ　
ＰＲＥＱをスリップフィルタ２４に供給するＯＲデート
３４に供給される。

スリップフィルタ２４は、フレーム同期が確立する前の
７レーミング過程中、信号５ＬＩＰＲＥＱに対応して１
ビットスリツプを生ずるように信号ＳＬＩ　ＰＣＭＤを
発生する。フレーム同期が確立した時、スリップフィル
タ２４は出力ライン３８に信号ＩＮＦＲＡＭＥを発生し
、疑似の信号によるフレーム同期の欠如を避けるために
、信号５ＬＩＰＲＥＱのいくつかの発生及びそれ故いく
つかのエラーに応答して（Ｉｆ号ＳＬＩＰＣＭＤを発生
するのみである。

第４図及び第５図にそれぞれ示されたエラー検出器２８
及ｃ／３０の各々はＤＳ３補助ビットとしての評価のた
め、前の評価に応答して行なわれろ何らかの最近のビッ
トスリップを適応させるスリップ状態信号に依存して選
択される候補ビットを生ずるための第１の部分と評価そ
れ自体を実行するための第２の部分から成っている。、
Ｆビットフレームエラー検出器２８において、候補ビッ
トはＦビットとして評価されるそれぞれ現在、以前及び
その前のスリップ補償ビットを表わす信号ＦＣｎ。

Ｆｅｎ−、及びＦＣｎ　　２によって構成されている。

同様に、Ｍ／Ｃビットフレームエラー検出器３０におい
て、候補ビットはＭ及ＶＣビットとして評価されるそれ
ぞれ現在、以前及びその前のスリップ補償ビットを表わ
す信号ＭＣＣｎ、ＭＣＣｎ　　＋、及びＭＣＣｎ　　２
によって構成されている。信号ＦＣｎ及びＭ　ＣＣｎは
現在のビットを表わしているので、これらはスリップ補
償によって影響しない。

以前の補償ビット信号ＦＣｎ＋、及びＭＣＣｎ　　＋は
直前のスリップ時ｍ（信号ＳＬＩＰＴＩＭＥ＝１のとさ
）でビットスリップがないかあるいは１つのビットスリ
ップがあるかどうかにもとづいて選択される。その前の
候補ビット信号ＦＣｎ　　２及びＭＣＣｎ　　２は最後
の２つのスリップ時間で、ビットスリップなし、ビット
スリップ１つあるいはビットスリップ２つであるかどう
かにもとづいて選択される。

第６図はスリップ状態回路３２を詳細に示している。そ
れは信号ＦＣＬＫによって時間が計られ、信号ＳＬＩＰ
ＣＭＤによって構成されたデータが供給される２ステー
ジレノスターを形成する２つのＤ型７リツプ７０ツブ４
０及び４２を具備している。レジスターは信号ＳＬ　Ｉ
　ＰＣＭＤの経歴及びエラーに応答するビットスリップ
の発生を、候補ＤＳ３補助ビット間の最後の２つの期間
にわたってストア及び更新する。７リツプ７０ツブ４０
及び４２の出力は信号ＳＳＯからＳＳ３を発生するよう
にＡＮＤゲート４４によってデコードされ、それらの信
号のあるものはさらに信号ｓｓｏ　ｉ及び５Ｓ１２を発
生するようにＯＲデート４６に接続されている。信号５
ＳＯ１ｓｓｏ　ｉ、５Ｓ１２及びＳＳ３はライン３６の
スリップ状態信号を構成している。ビットスリップの発
生に依存する種々の信号の状態が以下の表に要約されて
いる。

ω　ロロロー ω Ｃ／）　　　　−１０ロ　　ロ の 第４図に関して、Ｆビットフレームエラー検出器の最初
の状態において、信号ＨＢ　Ｉ　Ｔ％ＰＶＩ−及びＰＶ
２は、信号ＦＣＬＫによって時開が計られ、Ｄ型７リツ
プ７０ツブ５１から５９によって形成された各々３ステ
ージシフトレノスタの入力に供給される。信号ＦＣｎは
７リツプ７０ツブ５１でラッチされる現在の信号ＨＢＩ
Ｔによって構成されている。この信号とエラー検出器２
８で発生した信号ＦＥＲＲはその出力がＨＢＩＴシフト
レノスタの次のステージを構成する７リツプ７０ツブ５
２への入力データを構成する排泄的ＯＲデート６０の入
力に供給される。スリップ選択信号５Ｓ０１に依存して
、もしも最後の期間にビットスリップがないならばこの
７リツプ７０ツブ５２の出力、また、最後の期間に１つ
のビットスリップがあった場合にはＰＶＩシフトレジス
タにおける第２の７リツプ７０ツブ５５の出力はセレク
ター６２によって信号ＦＣｎ＋、として選択される。他
のスリップ状態信号に依存して、３つのＡＮＤデートと
１つのＯＲデートによって形成されたセレフタ−６４は
、最後の２つの期間のどちらにもビットスリップがない
場合には７リツプ７０ツブ５３の出力を、最後の２つの
期間の１つにビットスリップがあった場合には７リツプ
７０ツブ５６の出力を、あるいは最後の２つの期間の両
方にビットスリップがあった場合には７リツプ７０ツブ
５９の出力を信号ＦＣｎｚとして選択する。このように
、信号ＰＶＩとＰＶ２の供給及び上記の選択は信号ＦＣ
ｎ、ＦＣｎ−，及びＦＣｎ−２を構成する候補ビットが
ビットスリップが最近起こったかどうかということと無
関係に適切に選択されることを保証する。

信号ＦＣｎとＦＣｎ−、は排他的ＯＲデート６６の入力
に供給され、信号ＦＣｎ−＋とＦＣｎ−２は排他的ＯＲ
デート６８の入力に供給されている。デート６６と６８
の出力は、出力が信号ＦＥＲＲを構成する排他的ＮＯＲ
デート７０の入力に供給されている。ゲート６６から７
０は一緒に３つのスリップ補償された候補ビット信号Ｆ
Ｃｎ、ＦＣｎ−３及びＦＣｎ−２の連続のＤＳ３フレー
ムビットパターン１００１１００１・・・を検査するの
に貢献する。

３つの候補ビットＦＣｎ、Ｆ’Ｃｎ＋、及びＦＣｎ−２
だけが信号ＦＥＲＲの発生において検査されるので、排
他的ＯＲゲート６０は、各々のフレームパターン候補ビ
ットエラーに一度だけ応答して発生する信号ＦＥＲＲ＝
１に応答して７リツプ７０ツブ５１の出力を補うように
与えられている。

加えて、信号ＦＣｎ−，は２つのＮＯＲデート７２及び
７４の各々の１つの入力に供給され、その第２の入力は
信号ＦＣｎとその相補信号がそれぞれフリップ７０ツブ
５１の相補出力から供給される。これらのデートの出力
は第２図に示すように、Ｍ／Ｃビットフレームエラー検
出３３０へ供給される信号ＦＢＯＯ及びＦＢＯ１を構成
する。信号ＦＢＯＯもしくはＦＢＯ１は、もしも現在及
び以前のスリップ補償された候補Ｆビットがそれぞれ０
０もしくは０１の連続性をもつならば、＃ｆｉＩ埋１で
ある。

ｆｊＳ５図に関連して、Ｍ／Ｃビットフレームエラー検
出器３０の第１の部分は、一般にＦビットフレームエラ
ー検出器２８のｐｔＳｌの部分に応答し、類似の目的に
仕える。このエラー検出器において、Ｄ型７リツプ７０
ツブ８１から８９は信号ＭＣＬＫによって時間が計られ
、セレクター７６及び７８は上記に類似する方法でスリ
ップ状態信号に依存して、それぞれ信号Ｍ　ＣＣｎ　−
、及ＶＭＣＣｎ　　２を選択する。

スリップ補償されたＭ／Ｃ補償ピッ）　ＭＣＣｎ、Ｍ　
ＣＣｎ　−、及Ｖ　Ｍ　ＣＣｎ　−２は信号ＦＢＯＯ及
びＦＢＯＩに依存して、ＡＮＤデー）９０から９３、Ｏ
Ｒ？−ト９４及び９５、ＮＯＲデー）９６と９８及びイ
ンバータ９９を構成する論理配列によって、信号ＭＣＥ
ＲＲを発生するように処理される。

すでに述べたように、また第３図かられかるように、も
しも信号ＦＢＯＯが論理１であるならば、すなわち、も
しも現在及び先行するＦ候補ビットが共に０であるなら
ば、現在及び先行するＭＣ候補ビットはとットＣ１及び
Ｃ２となり、等しくなるであろう。デート９０は、もし
信号Ｍ　ＣＣｎとＭＣＣｎ　−、が共に１であるならば
１の出力を生じ、もしこれらの信号が共にＯであるなら
ばデート９４は０の出力を生じ、インバータ９９は１の
出力を生ずる。もし、これらの状態が保持されていない
ならば、デート９８はその入力が共に０で、１の出力を
生じ、それは信号ＦＢＯＯによってイネーブルにされた
デート９３を通過してＯＲデート９５によって信号ＭＣ
ＥＲＲを発生する。

同様に、信号ＦＢＯＩが論理１、すなわちもし、先行す
る及び現在のＦ候補ビットがシーケンス０１を形成して
いるならば、第３図に示すような現在の及び先行する２
つのＭＣ候補ビットはビットＣ７、Ｃ２及びＣ１となり
、すべて等しくなる。デート９１は、もしも信号ＭＣＣ
ｎ、ＭＣＣｎ−，及びＭＣＣｎ−２がすべて１ならば１
の出力を発生し、デート９６は、もしもこれらの信号が
すべて０であるならば１の出力を発生する。これらの状
態が保持されていないならば、デート９７はその入力が
共に０で、１の出力を生じ、それは信号ＦＢＯ１によっ
てイネーブルにされたゲート９２を通過してＯＲデート
９５によって信号ＭＣＥＲＲを発生する。

このような上記の２つの関係は検査されて、もしもこれ
らが一般の候補ビットを保持していないならば、信号Ｍ
ＣＥＲＲはＯＲデート３４を介して信号５ＬＩＰＲＥＱ
を発生するためにｍ理１を発生し、それによって１つの
ビットスリップは７レー・ム過程中に、Ｆビットフレー
ムエラー検出器２８が検査している候補Ｆビットパター
ン内にどんなエラーも検出しない時でさえも掃引される
。

第７図はスリップフィルター２４を示し、２つのＤ型７
す１．デフ０ツブ１００及び１０２、及びエラーカウン
タ１０４、プログラム可能なカウンタ１０６、ＡＮＤデ
ート１０８及びデータ入力Ｄ１、Ｄ２、Ｄ３とお互いに
相補関係にある出力Ｑ１、Ｑ２及１出力Ｑ、をもった制
御論理回路１１０を具備している。

上記のようにエラーが検出された場合、デー１３４によ
って発生した信号ＳＬ　Ｉ　ＰＲＥＱは信号ＳＬＩＰＴ
ＩＭＥによって７リツプ７０ツブ１００で時間が計られ
る。結果の信号はデート１０８の１つの入力に供給され
、また、信号ＦＣＬｋによって７リツプ７０ツブ１０２
で時間が計られて、７す？プ７０ツブ１０２のＱ出力は
１つのエラー信号を構成しており、制御論理回路１１０
の入力Ｄ１とエラーカウンタ１０４のＤ入力に向けられ
ている。回路１１０のＱ１出力はデート１０８のもう１
つの入力と接続されており、この出力は信号ＳＬＩＰＣ
ＭＤを構成し、また、カウンタ１０６のリセット入力に
接続されている。回路１１０の出力Ｑ２は信号ＩＮＦＲ
ＡＭＥを構成し、また、カウンタ１０４及び１０６のク
リア人力ＣＬに接続されている。エラーカウンタ１０４
のイネーブル人力ＥＮは回路１１０のＱ３の出力に接続
されている。すなわち、この入力が論理１である時、エ
ラーカウンタ１０４は、信号ＦＣＬＫの制御のもとで、
そのＤ入力に供給されるエラー信号の計数が可能であり
、また、３カウントに達すると、そのＱ出力を介して信
号を回路１１０の入力Ｄ２へ供給する。カウンタ１０６
は入力ＣＬもしくはＲＥＳＥＴを介してそれぞれクリア
もしくはりセットされていない時は信号ＦＣＬＫのパル
スをカウントする。回路１１０のＱ３出力からその人力
１２に供給された信号が論理１である場合に１２カウン
トに達したとき、もしくはこの入力信号が論理Ｏである
場合に２２カウントに達したとき、カウンタ１０６はそ
のＱ出力を介して信号を回路１１０の入力Ｄ３に供給す
る。

フレーム同期が確立する前に、回路１１０はその出力Ｑ
１からＱ３にそれぞれ！！Ｉ理レベル１．０及び０を発
生し、それによってＡＮＤデート１０８はイネーブルと
なり、カウンタ１０６は２２にカウントするようにセッ
トされる。各々の信号５ＬｒＰＲＥＱはこのようにして
、デート１０８によって信号ＳＬＩＰＣＭＤを発生する
ように進み、１つのビットスリップを発生してカウンタ
１０６をカウンタ０にリセットする。信号ＦＣＬＫの２
２サイクルがエラーの発生なくして生ずると、カウンタ
１０６は２２カウントに達し、回路１１０の入力Ｄ３に
信号を供給する。フレーム同期はこのエラーフリー（ｅ
ｒｒｏｒ−ｆｒｅｅ）状態によって確立されたと見なさ
れ、従って、回路１１０はその出力Ｑ１からＱ３でそれ
ぞれ論理レベル０．１及び０を発生する。このようにデ
ート１０８は禁止され、信号ＩＮＦＲＡＭＥが発生し、
そしてカウンタ１０４及び１０６は各々、Ｏカウンタに
クリアされる。図中には簡潔にするために示されていな
いが、付加的なデート回路によって、出力Ｑ３が論理Ｏ
である時のみ、カウンタ１０４及び１０６が回路１１０
の出力信号Ｑ２＝１によってクリアされるようにしてい
る。回路１１０から信号Ｑ３；１が、以下に述べるよう
に、０がらカウントアツプできるよう、にこれらのカウ
ンタに供給されたクリア信号を無効にする。

もし、その後エラーが起こると、信号５ＬＩＰＲＥＱが
発生して、回路１１０のＤ１人力は＃１埋１を供給され
、それに応答して回路１１０はその出力Ｑ１からＱ３に
それぞれ論理レベル０，１及び１を発生する。ここで信
号ＩＮＦＲＡＭＥは変化しないが、カウンタ１０４はイ
ネーブルであり、カウンタ１０６は１２をカウントする
ように制御される。これは力Ｉンンタ１０４が３カウン
ト（二連するか、もしくはカウンタ１０６が１２カウン
トに達する虫で持続するフレーム欠落検査（ｆｒａｍｅ
−Ｉｏｓｓ−ｅｈｅｅｋｉｎＩ？）状態を構成している
。もし、前者が最初に起こるのであれば、入力Ｄ２に供
給される信号の結果として、制御論理回路１１０は、フ
レーム同期が失なわれており、デート１０８がフレーム
同期の再確立を可能とする初期状態に戻っていると見な
す。後者が最初に起こるならば、入力Ｄ３へ供給される
信号の結果として、回路１１０は、１つ又はそれ以上の
見かけ上のエラーが発生していると決定し、フレーム同
期が保持されるようにして、その場合には信号Ｉ　ＮＦ
ＲＡＭＥを確立してカウンタ１０４及１／１０６をクリ
アする第２の状態に戻る。

上記の３．１２及び２２カウントは一例としてのみ与え
られたものであり、他のカウントが統計学的な配慮のも
とに使われてもよいことがわかるであろう、上記の実施
例は１つの全てを含むフレーム回路の完全な記載を保証
するためにのみ述べなのであり、実際に、スリップフィ
ルター２４のあらゆる形態が基本的に変えられるであろ
う。

また、まちがったフレームを避けるために、もしくはフ
レーム過程の高速化のために検査されるデータの補助的
な性質は、上記の本発明の実施例のような固定された論
理機能の要求であっても、また、予め決められた位置に
おける一般的な何らかの有仝なデータの統計学上の特性
であってもよいことに注意すべきである。

多数のそして多方面にわたる修正、変形及び適応が請求
の範囲によって定義されたような発明の範囲から離れる
ことなく、述べた実施例になされるであろう。

【図面の簡単な説明】

第１図はマルチ配列の公知の形態を示す概略図、１５２
図は本発明に従うフレーム回路のブロック図、 ＄３図はフレーム回路の操作中での信号の状態を示すタ
イミング図、 第４図から１７図はそれぞれ、Ｆビットフレームエラー
検出器、Ｍ／Ｃビットフレームエラー検出器、スリップ
状態回路、及び第２図のフレーム回路のスリップフィル
ターを示す図である。 １４　直列−並列フンバータ １６　ラッチ １８．２２，２６　　？！Ｆｌ＄Ｉ器 ２４　スリップフィルタ ２８　　Ｆビットフレームエラー検出器３０　　Ｍ／Ｃ
ビットフレームエラー検出器３２　スリップ状態回路 特許出願人　／−ザン・テレコム・リミテッドＦＩＧ、
　１

Claims (1)

1. 【特許請求の範囲】 １、所定のフレームパターンを含む直列データ群のフレ
   ームの同期を検出する方法であって、データ群中のフレ
   ームパターンを検出し、 該フレームパターンに関連するデータ群中に所定の位置
   をもつ、フレームパターン以外の所定のデータの所定の
   特徴を検出する ステップを具備することを特徴とする方法。 ２、前記予め決められた特徴はデータ群中で重複して転
   送される同じ値の多数データビットを具備している特許
   請求の範囲第１項記載の方法。 ３、前記重複して転送される多数のデータビットは各々
   のフレーム中に全てが同じ値をもった３つのビットを具
   備する特許請求の範囲第２項記載の方法。 ４、前記重複して転送される多数のデータビットはフレ
   ームパターンを構成するビットに挿入される特許請求の
   範囲第２項記載の方法。 ５、前記重複して転送される多数のデータビットは直列
   データ群中に多数のスタッフ情報ビットを具備する特許
   請求の範囲第２項記載の方法。 ６、前記直列データ群はＤＳ３ビット群を具備し、前記
   所定の特徴は各々のビット群のフレーム中に同じ値の多
   数のスタッフ情報ビットを具備する特許請求の範囲第１
   項記載の方法。 ７、特許請求の範囲第１項記載の方法によってフレーム
   同期を検出し、 前記フレームパターンもしくは前記所定位置での所定の
   特徴が検出できないことに応答してエラー信号を発生し
   、 該エラー信号に依存して同期スリップを発生する ステップを具備することを特徴とする所定のフレームパ
   ターンを含む直列データ群のフレームの同期方法。 ８、少なくとも所定期間内にエラー信号の不在でインフ
   レーム信号を発生し、 該インフレーム信号の不在で各エラー信号に応答して同
   期スリップを発生し、 同期スリップを発生して、インフレーム信号の存在する
   間の所定期間に起こる多数のエラー信号に応答してイン
   フレーム信号を終らせる ステップを含む特許請求の範囲第７項記載の方法。 ９、前記フレームパターンと所定の特徴の検出で以前の
   同期スリップを補償するステップを含む特許請求の範囲
   第８項記載の方法。 １０、前記フレームパターンと所定の特徴の検出で以前
   の同期スリップを補償するステップを含む特許請求の範
   囲第７項記載の方法。 １１、前記データ群の多数の連続ビットをストアし、 １つの同期スリップの発生に依存して少なくとも１つの
   選択信号を発生し、 該選択信号に依存し、前記フレームパターンもしくは所
   定の特徴の検出のために、データ群のストアされた多数
   の連続ビットの１つを選択するステップを具備する前記
   フレームパターンと所定の特徴の各々を検出して以前の
   同期スリップ補償するステップをもつ特許請求の範囲第
   １０項記載の方法。 １２、フレームパターンと、該フレームパターンに連続
   するデータ群中の所定位置に所定の特徴をもつデータを
   含む直列データ群のフレーム同期を検出する装置であっ
   て、 フレームパターンを検出する手段と、 フレームパターンに関連する所定位置のデータの所定の
   特徴を検出する手段と、 フレームパターンもしくは所定の関連する位置でデータ
   の所定の特徴の検出が行なわれないことを示す前記手段
   に応答して同期エラー信号を発生する手段 とを具備することを特徴とする装置。 １３、前記所定の特徴を検出する手段がデータ群中の所
   定の関連位置に同じ論理値の多数のビットを検出する手
   段を具備する特許請求の範囲第１２項記載の装置。 １４、クロック信号を発生するタイミング手段と、特許
   請求の範囲第１２項記載の装置であって、該クロック信
   号に応答して検出するための手段と、前記タイミング手
   段を同期スリップを発生するようにデータ群に関連して
   クロック信号の位相を変えるためのエラー信号に応答す
   る手段とを具備することを特徴とするフレーム回路。 １５、前記タイミング手段は１つの制御信号を発生する
   ために第１の所定の要素によるデータ群のビット比で１
   つの信号を周波数分割する第１の周波数分割手段と、 クロック信号を発生させるために第２の所定の要素によ
   って前記制御信号を周波数分割する第２の周波数分割手
   段と、前記クロック信号に依存しで第３の所定の要素に
   よって周波数を分割する前記第１の周波数分割手段によ
   る周波数分割を修正する手段とを具備しており、 前記タイミング手段を制御するために前記エラー信号に
   応答する手段は同期スリップを発生するために、前記第
   １の周波数分割手段に第３の所定の要素で周波数分割さ
   せる手段を具備する特許請求の範囲第１４項記載のフレ
   ーム回路。 １６、前記第１、第２及び第３の周波数分割要素はそれ
   ぞれ７、１２及び８である特許請求の範囲第１５項記載
   のフレーム回路。 １７、前記エラー信号に応答する手段は エラー信号の存在及び不在においてクロック信号パルス
   をカウントする手段と、 エラー信号の不在において該カウント手段でカウントさ
   れるクロック信号の第１の所定数のパルスに応答してイ
   ンフレーム信号を発生する手段と、インフレーム信号の
   不在においてエラー信号に応答して同期スリップ命令信
   号を発生する手段と、該同期スリップ命令信号を発生し
   、第３の所定数のクロック信号の期間内にエラー信号の
   存在においてクロック信号の第２の所定のパルス数をカ
   ウントするカウント手段に応答してインフレーム信号を
   終わらせる手段 とを具備する特許請求の範囲第１４項記載のフレーム回
   路。 １８、前記検出手段の各々が以前の同期スリップを補償
   する手段を具備する特許請求の範囲第１４項記載のフレ
   ーム回路。 １９、前記検出手段の各々において、以前の同期スリッ
   プを補償する手段が、 前記データ群の多数の連続ビットをストアする手段と、 １つの同期スリップの発生に依存して少なくとも１つの
   選択信号を発生するためにエラー信号に応答する手段と
   、 各々の検出のためにデータ群のストアされた多数の連続
   ビットの１つを選択するために前記選択信号に応答する
   手段 とを具備する特許請求の範囲第１８項記載のフレーム回
   路。 ２０、前記検出手段の各々は以前の同期スリップを補償
   する手段を具備しており、該各々の補償手段は、 前記データ群の多数の連続ビットをストアする手段と、 少なくとも１つの選択信号を発生するために同期スリッ
   プ命令信号に応答する手段と、 各々の検出のためにデータ群のストアされた多数の連続
   ビットの１つの選択するために前記選択信号に応答する
   手段 とを具備する特許請求の範囲第１７項記載のフレーム回
   路。 ２１、前記フレームパターンを検出するための手段は、
   該パターンを検出するためにデータ群の少なくとも３ビ
   ットシーケンスに応答し、この検出手段でのデータ群の
   多数の連続ビットをストアする手段は、該シーケンスの
   少なくとも３ビットの各々に関してデータ群の少なくと
   も３連続ビットをストアする手段を具備する特許請求の
   範囲第２０項記載のフレーム回路。 ２２、データ群の所定の関連位置にデータの所定の特徴
   を検出するための手段は、該特徴を検出するためのデー
   タ群の３ビットシーケンスに応答し、この検出手段での
   データ群の多数の連続ビットをストアする手段は該シー
   ケンスの３ビットの各々に関してデータ群の少なくとも
   ３連続ビットをストアする手段を具備する特許請求の範
   囲第２１項記載のフレーム回路。 ２３、前記所定の特徴を検出する手段は前記シーケンス
   の３ビットの同じ論理値を検出する手段を具備する特許
   請求の範囲第２２項記載のフレーム回路。