JPS5838980B2 - 同期回路 - Google Patents

Description

【発明の詳細な説明】 本発明はＰＣＭ装置におけるＰＣＭ信号を受信する同期
回路の誤同期防止に関するものである。

まず本発明に係わるＰＣＭ信号のフォーマットを第１図
に示す。

このＰＣＭ信号はＣＣＩＴＴ勧告Ｇ、７３３に従った一
次群ＰＣＭ信号と称するもので、図に示すように１フレ
ームは音声情報用として８ビット×２４チャンネル−１
９２ビツトと先頭ピントに１ビットのフレーム同期信号
（以下Ｆビットと称す）かマルチフレーム同期信号（以
下Ｓビットと称す）から成る合計１９３ビツトであり、
■マルチフレームは１２フレームで構成されている。

さらに前記ＦビットとＳビットは第１表に示すパターン
に決められている。

即ちＦビットは１．３．５．７．９．１１の奇数番号フ
レームに１、Ｏが交互に繰返し現われる交番パターンで
あり、Ｓビットは２．４．６．８．１０の偶数番号フレ
ームに順次Ｏ１０、■、■、１が現われるパターンであ
る。

この１２フレームは対局警報用信号としてＯまたは１を
挿入できるようにしである。

ＣＣＩＴＴ勧告Ｇ、７３３ではビットレー１・が１．５
４４Ｍｂ／ｓであるからＦビットの周期は２ｋＨｚとな
る。

このようなフォーマットのＰＣＭ信号を受信し、そのフ
レーム同期を確立するＰＣＭ装置における同期回路の従
来の構成例を第２図に示す。

第２図において、Ａはフレーム同期回路、Ｂはマルチフ
レーム同期回路、２０１は受信信号入力端子、２０２は
パルス発生回路、２０３は１ビツトシフトレジスタ、２
０４は不一致検出回路、２０５はＡＮＤゲート、２０６
はＬビットカウンタ、２０７は第１の七ツトリセット形
フリップフロップ、２０８はＭビットカウンタ、２０１
はＡＮＤゲート、２１０はインバータ、２１１はＡＮＤ
ゲート、２１２は６ビツトシフトレジスタ、２１３は同
期信号検出回路、２１４は第２のセットリセット形フリ
ップノロツブ、２１５はＮビットカウンタ、ＣＰはクロ
ック信号、５ＹＮＣは同期信号、Ｑ 、ＱｔＱＡ−ＱＥ
は出力（１または０）、ａ〜には後述する各回路間の信
号種別を示す。

また第２図の同期回路のタイムチャートを、受信信号が
正常な場合を第３図に、同期はずれがある場合を第４図
に示すが、この第３図、第４図のａ−には第２図のａ〜
ｋに対応する。

第２図の回路構成において受信信号入力端子２０１に第
１図および第１表に示すフォーマットのパルス列が人力
されている場合、ａ−にの信号は周知のように第３図ａ
＝ｋに示すようなタイムチャートとなる。

換言すれば受信信号入力端子２０１に入力された信号ａ
は、クロック信号ＣＰで駆動されているパルス発生回路
２０２からの２フレーム毎のＦヒフ１位置（フレーム同
期パルス）に生起するシフトクロックｂによって１ビツ
トレジスタ２０３に書き込まれる。

この書き込まれたフレーム同期パルスは、１ビツトシフ
トレジスタ２０３０出力Ｃとして不一致検出回路２０４
に入力され、２フレーム後のＦビットの時間に、その時
の受信信号のフレーム同期パルスと不一致検出回路２０
４で比較される。

そして同期が確立されている場合、比較結果は不一致（
正しい状態）となり、不一致検出回路２０４の出力ｄは
１となる。

この出力ｄはパルス発生回路２０２からの判定パルスｅ
とＡＮＤゲート２０５でＡＮＤがとられ、出力ｆが得ら
れる。

即ち同期が正しい場合にはこの出力ｆが生じる。

この出力ｆはＬビットカウンタ２０６で計数され、それ
がＬ個計数されると出力りを発生し、セットリセット形
フリップフロップ２０７をセットするとともにＭビット
カウンタ２０８をリセットする。

一方、不一致検出回路２０４の出力ｄはインバータ２１
０にも入力され、そこで反転されてＯとなりＡＮＤゲー
ト２０９に入力されるのでＡＮＤゲート２０９の出力ｇ
は０となってＭビットカウンタ２０８に入力されるので
、その出力ｉもＯである。

即ち同期状態ではセットリセット形ノリツブフロップ２
０７にはセット入力しか入っておらず、従ってそのフリ
ップフロップ２０７の出力ｊは１のま工変化しないので
ＡＮＤゲート２１１の出力であるシフトパルスにも発生
しない。

次にこの同期回路が同期はずれを起す状態について第４
図にタイムチャートを示し、その動作を説明する。

この場合、受信信号入力端子２０１に入力されるＦビッ
トは全てｌであるとする。

この時、１ビツトシフトレジスタ２０３に書き込まれた
Ｆビットの情報Ｃと、２フレーム後の受信信号ａのＦビ
ットとの比較結果は、一致となり（誤まった状態即ち同
期はずれの状態）不一致検出回路２０４の出力ｄはＯと
なる。

この時には、ＡＮＤゲート２０５からの出力ｆはな（、
ＡＮＤゲート２０９に出力ｇが出る。

入力信号の中のＦビットは常に１なので、２フレーム毎
にＡＮＤゲート２０９から出力ｇが出て、その出力がＭ
個に達するとＭビットカウンタ２０８から出力ｉが発生
しセットリセット形フリップフロップ２０７をリセット
すると同時に、Ｌビットカウンタ２０６もリセットする
。

フリップ７０ツグ２０７にリセット入力が入ると、その
出力Ｑ即ちｊは１からＯへ、ＱはＯから１へ変化しＡＮ
Ｄゲート２１１の出力であるシフトパルスｋが出る。

即ち同期ハスれであるとの情報であり、シフトパルスｋ
により、パルス発生回路２０２内部の基本クロックを１
個消失させると共に、第４図に示すように１ビットシフ
トレジスタ２０３のシフトクロックｂを同期ハずれを起
こした時間のＦピントの次のビット位置に出す。

こうすることにより、同期はずれを起こしたフレームか
ら２フレーム後の、Ｆビットと思われる同期パターンの
比較は、同期はずれを起こす前のＦビットから１ビツト
ずれた時間に行なわれる。

この状態からフレーム同期が回復する動作を以下に説明
する。

この時受信信号ａは正常に戻り、２フレーム毎に１、Ｏ
の変わる正しい同期信号を含んでいるものとする。

同期はずれを起こした時点で、同期回路は１ビツトシフ
トして同期信号の探索を行なうが、次の２フレーム後の
Ｆビットの比較結果が再び゛一致′□であれば前に述べ
たように、ＡＮＤゲート２１１からシフトパルスｋが出
るので同期回路は再び１ビツトシフトしてＦビットの比
較を行なう。

この操作は、Ｆビットの比較結果が不一致となるまで繰
り返えされる。

Ｆビットの不一致を検出し、それ以降のＦビットの不一
致がＬ個連続して起こると、Ｌビットカウンタ２０６か
ら出力りが出てフリップフロップ２０７をセットし、同
期が確立される。

マルチフレームの同期は、フレーム同期カ確立された後
に行われる。

ここでは簡単にマルチフレーム同期回路Ｂの動作を第２
図に従って説明する。

第２図において、受信信号入力端子２０１に入力された
信号ａは、パルス発生回路２０２からのＳビットの位置
にのみ生起するシフトクロックによりシフトレジスタ２
１２に取り入れられる。

マルチフレーム同期信号は表１に示すように０１０゜１
．１．１、（４）であるので、同期信号検出回路２１３
では、シフトレジスタ２１２０５ケの出力Ｑ。

−ＱＡにｏ、、ｏｌ ｉ、１．１１のパターンが現われ
た時に出力を生じ、セットリセット形フリンプフロツプ
２１４をセットし、スべてのフレーム同期が確立された
とする。

同期が確立されている状態では、１２フレーム毎に同期
信号検出回路２１３から出力が出て、Ｎビットカウンタ
２１５をリセットしている。

Ｎビットカウンタ２１５のカウントクロックは、パルス
発生回路２０２からの１２フレームに１個発生するクロ
ックであるので、もしも、同期信号検出回路２１３から
の出力が、Ｎビット（つまりＮマルチフレーム）連続し
て出ないと、Ｎビットカウンタ２１５から出力が出てフ
リップフロップ２１４をリセットし、同期はずれとなる
。

以上説明したように従来の同期回路においては、同期引
込み時にフレーム同期として１、Ｏの２フレ一ム周期の
交番パターンを検出して同期の確立を行うために、Ｆビ
ット以外の時間位置（例えば音声用情報ビット）に２フ
レ一ム周期の交番パターンが存在する場合には、上記交
番パターンをフレーム同期信号と見誤って同期を確立す
る場合がある。

これは送信側に入力として２ｋＨｚの信号が入力されそ
れが８ｋＨｚでサンプリングされ、符号化された時の極
性情報に相当する場合であり、その時は誤同期となる。

以下それを説明する。特定通話路に２ｋＨｚの信号が入
力され、その信号が８ｋＨｚでサンプリングされ符号化
された後のパルス列の状態は、第５図に示すようになる
。

即ち特定通話路のＰＣＭ信号のうち、その極性情報を表
示するビットに注目すると、このビットは１フレーム毎
に１、■、０，０、■、１．０１０゜・・・・・・・・
・交番パターンとなる。

このパルス列がら２フレーム毎に情報を抜き出すと、１
．０、■、Ｏｌｌ、・・・・・・・・・となり、これは
フレーム同期信号Ｆビットと同様である。

このような情報を含む第１図で示されるフレームフォー
マットで構成される信号が同期回路の入力信号として入
った場合、同期がすでに確立されていれば問題ないが、
１度量期がはずれると、同期ビット探索の際に、前記の
１．０、■、０．１、・・・・・・・・・の情報を同期
信号と見なして同期を確立する割合いが高くなる。

一度上記極性情報を同期ビットとみなして同期を確立す
ると同期回路は連続した１、Ｏの繰返しが受信信号の中
にある限り、同期はずれを起こしていないとみなすので
、音声チャンネルに２ｋＨｚの信号が印加されている間
、実際には誤同期であるにもかかわらず同期が確立して
いるとみなしてしまう。

本発明はこの欠点を解決するため、マルチフレーム同期
信号を記憶する６ビツトシフトレジスタの出力に、１、
Ｏの交番パターンが検出されることを利用して、擬似信
号検出回路を設けて誤同期防止をするもので以下詳細に
説明する。

第６図は本発明の実施例であって、２１６はＡＮＤゲー
ト、２１７は擬似信号検出回路、３〜ｍは各回路間の信
号種別を示す。

他の記号は第２図と同じである。

また、この実施例で擬似フレーム同期信号が入力された
場合のタイムチャートを第７図に示すが、この図のａ”
’−ｍは第６図の８〜ｍに対応する。

第６図において、受信信号入力端子２０１・には、第７
図のタイムチャートに示すように、音声チャンネルに２
ｋＨｚの信号が印加されており、擬似フレーム同期信号
を含んだパルス列が人っているとし、何らかの原因で同
期はずれが生じた状態として以下に説明する。

なお、説明を簡単にするため前記擬似フレーム同期信号
は、ＦおよびＳビットの次のビットにあるものとする。

今、同期回路が第７図に示す時間位置で同期はずれを起
こしたとすると、第２図の同期回路の動作で説明したよ
うに、１ビツトシフトレジスタ２０３へのシフトパルス
ｂが、次のビット位置に再び現われ、１ビツトシフトレ
ジスタ２０３に擬似同期パルス（ここでは１）を書き込
む。

この擬似同期信号は前に述べたように、２フレーム毎の
１．０交番パターンであるため不一致検出回路２０４か
らは２フレーム毎に不一致出力ｄが生じいかにも同期が
回復したように見られる。

一方、６ビツトシフトレジスタ２１２にはパルス発生回
路２０２から生起するシフトパルスｌによって、受信信
号ａの中のＳビット情報が書き込まれるが、ここではＳ
ビットを探索する位置に擬似同期信号があるとしている
ので２フレーム毎の１．０１１．０１・・・・・・・・
・の繰返し信号が書き込まれる。

従って６ビツトシフトレジスタ２１２の出力ＱＡ、ＱＢ
、Ｑｃ、ＱＤは１、Ｏｌｌ、Ｏ或いは０．１．０．１と
なる。

本来このＳビット即ちマルチフレーム同期信号を６ビツ
トシフトレジスタで記憶した出力ＱＥ−ＱＡは正常なら
Ｏｌｏ、１．１、■である。

しかるにここへ、即ちマルチフレーム同期信号を判別す
べき時間位置に１，０，１．０或いはＯｌｌ、Ｏｌｌが
出現したらそれを検出することにより誤同期が防止され
る。

即ち第６図に示すように、６ビツトシフトレジスタ２１
２の出力としてＱＡ、ＱＢ、Ｑｃ、ＱＤに１、Ｏ１■、
０或いは０，１．０１１が出たことを検出する擬似信号
検出回路２１７を設け、以下のような動作を行なわせる
ことにより誤同期が防止できる。

擬似信号検出回路２１７の入出力はその出力をＹとすれ
ば次の式 を満足するような回路構成にする。

これは論理回路として容易に構成できるものである。

この擬似信号検出回路２１１はセットリセット形フリッ
プフロップ２０７の出力行を入力するように接続し、上
式のＱはその出力状態を示す。

またこの回路２１７の出力ｍはＡＮＤゲート２１６で、
不一致検出回路２０４の出力とＡＮＤをとって、ＡＮＤ
ゲート２０５とインバータ２１０への出力とするように
構成する。

今フレーム同期が、はずれた状ノ 態を想定しており、
この場合従来の例第２図で説明したように７リツプフロ
ツプ２０７０出力Ｑは１となっており、従って擬似信号
検出回路２１７０入力はＱ＝１でＱＡｔＱＢ ７ ＱＣ
、ＱＤが１．０．１、Ｏ或いは０１１．０，１となる。

この時出力デ ｍ（前式のＹ）はＯとなる。

正しいＳビットのパルス列はＯ，０，１，１，１である
からフレーム同期が回復した時点では６ビツトシフトレ
ジスタ２１２には１、Ｏｌｌ、Ｏの繰返しが入力される
ことはなく、擬似信号検出回路２１γの出力ｍは）Ｏと
はならないので、その出力ｍｂ”０の場合は擬似同期信
号が引き込まれているとみなせる。

そこでその出力ｍがＯとなった場合、その出力ｍをＡＮ
Ｄゲート２１６へ与えその次のＦビットどの不一致回路
２０４における比較結果の如何にかニブ わらずＡＮＤ
ゲート２１６の出力を強制的に０（一致と同等即ち同期
はずれの状態）とする。

従ってシフトパルスｋが発生する。

このシフトパルスｋによりパルス発生回路２０２内部の
基本クロックを１個消滅させるとともに、１ビツトシフ
トフ レジスタ２０３のシフトクロックｂを発生させる
。

また６ビツトシフトレジスタ２１２をもリセットさせ、
新たに同期信号の探索を始める。

もし同期引込み中、擬似信号検出回路２１７の出力ｍが
１となり、不一致検出回路２０４の出力ｄが不一致ヌ
出力ｌでそれがＬ個連続して出るとＬビットカウンタ２
０６から出力りが生じセットリセット形フリップフロッ
プ２０７がセットされるので同期が確立される。

以上の実施例で説明したように、本発明によれノ ば、
音声チャンネルに入力された２ｋＨｚ信号による擬似同
期信号が１フレーム毎に必ず１．１、Ｏｌｏ、１．１．
０１０・・・・・・・・・の繰返しになることに着目し
、ＦビットおよびＳビットを探索する位置の両方に２フ
レーム毎の１０１０・・・・・・・・・の繰返し信号が
発生することを利用して擬似同期信号を検出する手段を
有する構成であるので、たとえ音声チャンネルに２ｋＨ
ｚの信号が入力されても誤同期を保持することはない。

また、本発明によれば擬似同期信号の検出用に使われる
シフトレジスタは、マルチフレーム同期回路Ｂで使われ
るシフトレジスタを使用できる。

さらに本実施例では、２ｋＨｚの擬似同期信号の検出を
シフトレジスタＱＡ”ＱＤの４ビツトの出力により行っ
たが、これはＱＡ−ＱＤの４ビツトに限定するものでは
なく、不一致出力をカウントするＬビットシフトレジス
タ２０６のＬより小さげれば何ビットであっても効果は
同じであることはいうまでもない。

また同期回路にはマルチフレーム同期回路Ｂが別置の場
合もあるが、その場合もフレーム同期回路Ａに６ビツト
シフトレジスタ２１２と擬似信号検出回路２１７を第６
図と同様に付加することにより同じ効果を得られる。

【図面の簡単な説明】

第１図は本発明に使用されるＰＣＭ信号のフォーマット
を示す説明図、第２図は従来の同期回路の構成図、第３
図、第４図は第２図の同期回路のタイムチャートを示す
説明図、第５図は擬似同期信号のタイムチャート例を示
す説明図、第６図は本発明の実施例を示す説明図、第７
図は第６図の実施例のタイムチャートを示す説明図であ
る。 Ａ・・・・°・フレーム同期回路、Ｂ・・・・°′フレ
ームマルチ同期回路、２０１・・・・・・受信信号入力
端子、２０２・・・・・・パルス発生回路、２０３・・
・・・・１ビツトシフトレジスタ、２０４・・・・・・
不一致検出回路、２０５．２０９，２１１．２１６・・
・・・・ＡＮＤゲート、２０６・・・・・・Ｌビットカ
ウンタ、２０７゜２１４・・・・・°セットリセット形
フリップフロップ、２０８・・・・・・Ｍビットカウン
タ、２１０・・・・・・インバータ、２１２・・・・・
・６ビツトシフトレジスタ、２１３・・・・・・同期信
号検出回路、２１５・・・・・・Ｎビットカウンタ、２
１７・・・・パ擬似信号検出回路、ＣＰ・パ°°′クロ
ック信号、Ｓ ＹＮＣ・・・・・・同期信号、Ｑ。 Ｑ 、ＱＡ ”−ＱＥ・・・・・・出力、ａ−１・・・
・・・各回路間の信号種別。

Claims (1)

【特許請求の範囲】
1. １１マルチフレームが１２フレームで構成されるパルス
   列の１．３．５．７．９．１１フレームの先頭ビットに
   フレーム同期信号として１、Ｏｌの繰返しの交番パター
   ンを挿入し、２．４．６．８．１０フレームの先頭ビッ
   トにマルチフレーム同期信号として０．０１１．１．１
   のパターンを順次挿入したＰＣＭ信号を受信するＰＣＭ
   装置の同期回路において、マルチフレーム同期信号を記
   憶する回路とともに、該記憶回路の出力に連続して出現
   する１、Ｏ交番パターンを検出する手段を設け、かつ前
   記１、Ｏ交番パターンが検出された場合は、フレーム同
   期信号が正常に復していた場合でも強制的に同期はずれ
   の状態にした後に新たに前記フレーム同期信号の探索を
   開始させる手段を具備することを特徴とする同期回路。