JPS61202379A - 信号の識別装置 - Google Patents
信号の識別装置Info
- Publication number
- JPS61202379A JPS61202379A JP60043487A JP4348785A JPS61202379A JP S61202379 A JPS61202379 A JP S61202379A JP 60043487 A JP60043487 A JP 60043487A JP 4348785 A JP4348785 A JP 4348785A JP S61202379 A JPS61202379 A JP S61202379A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input signal
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号の識別装置に関し、特に同期信号の識別装
置に関する。
置に関する。
従来、磁気ディスク装置や光デイスク装置等は信号の同
期方法としてフェーズ・ロック・ループ（ＰＬＬ）を用
いているが、この方法は第４図に示されるように情報ブ
ロックを読み出す場合には、その情報ブロックの先頭に
書かれているプリアンプル部Ｐ、という数バイトにわた
る周期Ｔの一定の同期・ぐターンによって信号の同期を
行なっていた。
期方法としてフェーズ・ロック・ループ（ＰＬＬ）を用
いているが、この方法は第４図に示されるように情報ブ
ロックを読み出す場合には、その情報ブロックの先頭に
書かれているプリアンプル部Ｐ、という数バイトにわた
る周期Ｔの一定の同期・ぐターンによって信号の同期を
行なっていた。
Ｐ２はシンク部、Ｐ３はデータ部である。
上述した従来のプリアンプル部Ｐ、の同期方法において
は、プリアンプル部の識別が行なわれていないので、Ｐ
ＬＬが非同期の場合においては、すべての入力信号をプ
リアンプル部Ｐ、で゛あるとして認識しＰＬＬが同期を
行なうので、雑音等によって入力信号が入力されると、
プリアンプル部以外での同期が行われ、ＰＬＬが誤動作
し情報ブロックの読み出しが誤るという欠点があった。
は、プリアンプル部の識別が行なわれていないので、Ｐ
ＬＬが非同期の場合においては、すべての入力信号をプ
リアンプル部Ｐ、で゛あるとして認識しＰＬＬが同期を
行なうので、雑音等によって入力信号が入力されると、
プリアンプル部以外での同期が行われ、ＰＬＬが誤動作
し情報ブロックの読み出しが誤るという欠点があった。
本発明はＰＬＬ回路の誤動作をなくし、情報ブロックの
読み出し誤りをなくすようにした装置を提供するもので
ある。
読み出し誤りをなくすようにした装置を提供するもので
ある。
本発明のプリアンプル部（同期信号）の識別装置は、基
本クロックを発生する基本クロック発振回路と、入力信
号を保持する入力信号保持回路と、前記入力信号保持回
路よりの信号の制御にて前記基本クロックを計数する基
本クロック計数回路と、前記入力信号保持回路よりの信
号の制御にて前記入力信号を計数する入力信号計数回路
と、前記入力信号計数回路の計数値と比較するための値
を設定する比較値設定回路と、前記入力信号計数回路の
計数値と前記比較値設定回路の設定値を比較する比較回
路と、前記基本クロック計数回路の規定された計数値を
保持する開始信号保持回路と、前記基本クロック計数回
路の規定された計数値にて比較回路の比較値を判定し判
定内容により上記回路群を初期化する比較値判定回路と
、前記開始信号保持回路の開始信号の制御により入力信
号をＰＬＬ回路へ送出する入力信号送出回路を有するこ
とを特徴とするものである。
本クロックを発生する基本クロック発振回路と、入力信
号を保持する入力信号保持回路と、前記入力信号保持回
路よりの信号の制御にて前記基本クロックを計数する基
本クロック計数回路と、前記入力信号保持回路よりの信
号の制御にて前記入力信号を計数する入力信号計数回路
と、前記入力信号計数回路の計数値と比較するための値
を設定する比較値設定回路と、前記入力信号計数回路の
計数値と前記比較値設定回路の設定値を比較する比較回
路と、前記基本クロック計数回路の規定された計数値を
保持する開始信号保持回路と、前記基本クロック計数回
路の規定された計数値にて比較回路の比較値を判定し判
定内容により上記回路群を初期化する比較値判定回路と
、前記開始信号保持回路の開始信号の制御により入力信
号をＰＬＬ回路へ送出する入力信号送出回路を有するこ
とを特徴とするものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
基本クロック発振回路１は入力信号１０２の周波数及び
周期を計測するためのものであり、フリップフロップ３
は入力信号１０２ ’ｉ保持し、アンドゲート２はフリ
ップフロップ３の入力信号保持信号１０３により基本ク
ロック発振回路１よりの基本クロック１０１を出力し、
カウンター６はアンドデート２よりの基本クロック１０
４を計数し、アンピケ９−ト４はフリップフロップ３０
入力信号保持信号１０３とカウンター６の規定された計
数値１１０のインバータ５による反転信号１０５により
入力信号１０２ヲ出力し、カウンター７はアンドデート
４よりの人力信号１０６ヲ計数し、比較回路９はカウン
ター７の規定された計数値１０７と比較値設定回路８に
よる設定値１０８を比較し、ナアンドｆ−）１１は比較
回路９の比較状態信号１０９をカウンター６の規定され
た計数値１１０とフリップフロッグ１０の反転信号１１
４とのタイミングにて検出し、その出力信号はフリップ
フロップ３とカウンター６とカウンター７とフリップフ
ロラ７’ＩＯを制御し、フリップフロッグ１０はカウン
ター６の規定された計数値１１２を保持し、アンドゲー
ト１２はフリップフロップ１０の開始信号１１３により
入力信号１０２を出力し、その出力信号１１５を正規の
同期信号としてＰＬＬ回路１３へ供給する。
周期を計測するためのものであり、フリップフロップ３
は入力信号１０２ ’ｉ保持し、アンドゲート２はフリ
ップフロップ３の入力信号保持信号１０３により基本ク
ロック発振回路１よりの基本クロック１０１を出力し、
カウンター６はアンドデート２よりの基本クロック１０
４を計数し、アンピケ９−ト４はフリップフロップ３０
入力信号保持信号１０３とカウンター６の規定された計
数値１１０のインバータ５による反転信号１０５により
入力信号１０２ヲ出力し、カウンター７はアンドデート
４よりの人力信号１０６ヲ計数し、比較回路９はカウン
ター７の規定された計数値１０７と比較値設定回路８に
よる設定値１０８を比較し、ナアンドｆ−）１１は比較
回路９の比較状態信号１０９をカウンター６の規定され
た計数値１１０とフリップフロッグ１０の反転信号１１
４とのタイミングにて検出し、その出力信号はフリップ
フロップ３とカウンター６とカウンター７とフリップフ
ロラ７’ＩＯを制御し、フリップフロッグ１０はカウン
ター６の規定された計数値１１２を保持し、アンドゲー
ト１２はフリップフロップ１０の開始信号１１３により
入力信号１０２を出力し、その出力信号１１５を正規の
同期信号としてＰＬＬ回路１３へ供給する。
第１図に示す回路を第２図、第３図を使用して詳細に説
明する。第２図は入力信号として正規の同期信号が入力
した場合、第３図は入力信号として雑音等による非正規
の同期信号が入力した場合を示す。いま、第２図におい
て、基本クロック発振回路１より常に基本クロック１０
１が出力されているときに、入力信号１０２が入力され
ると、フリップフロップ３はその立ち上がシで入力を保
持し、入力信号保持信号１０３はノ・イレペルとなり、
アンドゲート２は基本クロック１０１ヲ通過させ、基本
クロック１０４ ヲ作り、カウンター６はその基本クロ
ック１０４を計数する。また、アンドゲート４へつなが
っているフリップフロップ３０入力信号保持信号１０３
はカウンター６からの規定された計数値１１０のインバ
ータ５の反転信号がノ１イレベルなので、そのハイレベ
ルで入力信号１０２をアンドゲート４より通過させ、入
力信号１０６を作り、カウンター７はその入力信号１０
６ ｔｌ−計数する。カウンター６の規定された計数値
１１０は、計数値が”１４″になるとハイレベルとなり
、インバータ５はその信号を反転しローレベルとしてア
ンドデート４を閉じ、入力信号１０６はローレベルとな
る。このとき、カウンター７は計数が停止されるが、規
定された計数値１０７が“４”であるため、・・イレベ
ルとなυ、比較値設定回路８の設定値１０８は設定値“
４＃なので、ハイレベルを出力しておシ、比較回路９は
比較の結果等しいので、比較状態信号１０９をローレベ
ルトスる。ナアンドｆ−） １１はカウンター６の規定
された計数値が“１４″でハイレベルとなっているタイ
ミングで比較回路９の比較状態信号１０９はローレベル
となっているため、ナアンドｆ−）１１の出力はハイレ
ベルのままであシ、フリップフロップ３とカウンター６
とカウンター７とフリップフロップ１０の状態に変化は
ない。もちろん、この時点でフリップフロップ１０の出
力１１４はハイレベルのままである。カウンター６の規
定された計数値１１０がローレベルになったのち、カウ
ンター６は正規の同期信号のため続けて計数と行い、計
数値が’１８”になると、規定された計数値１１２ ’
ｉハイレベルとし、フリンゾ７０ッ７’ １０ ｕその
立ち上がシにて保持し、開始信号１１３をハイレベル、
その反転信号をローレベルとする。フリッデフロッ７６
１０の反転信号１１４はナアンドｒ−ト１１へつながれ
、ナアンドｆ−ト１１の出力１１１を常に・・イレペル
とし定常状態にする。フリップフロップ１０の開始信号
１１３はそのハイレベルで入力信号１０２を正規の同期
信号としてアンドゲート１２より通過させ、入力信号１
１５としてＰＬＬ回路１３へ供給する。
明する。第２図は入力信号として正規の同期信号が入力
した場合、第３図は入力信号として雑音等による非正規
の同期信号が入力した場合を示す。いま、第２図におい
て、基本クロック発振回路１より常に基本クロック１０
１が出力されているときに、入力信号１０２が入力され
ると、フリップフロップ３はその立ち上がシで入力を保
持し、入力信号保持信号１０３はノ・イレペルとなり、
アンドゲート２は基本クロック１０１ヲ通過させ、基本
クロック１０４ ヲ作り、カウンター６はその基本クロ
ック１０４を計数する。また、アンドゲート４へつなが
っているフリップフロップ３０入力信号保持信号１０３
はカウンター６からの規定された計数値１１０のインバ
ータ５の反転信号がノ１イレベルなので、そのハイレベ
ルで入力信号１０２をアンドゲート４より通過させ、入
力信号１０６を作り、カウンター７はその入力信号１０
６ ｔｌ−計数する。カウンター６の規定された計数値
１１０は、計数値が”１４″になるとハイレベルとなり
、インバータ５はその信号を反転しローレベルとしてア
ンドデート４を閉じ、入力信号１０６はローレベルとな
る。このとき、カウンター７は計数が停止されるが、規
定された計数値１０７が“４”であるため、・・イレベ
ルとなυ、比較値設定回路８の設定値１０８は設定値“
４＃なので、ハイレベルを出力しておシ、比較回路９は
比較の結果等しいので、比較状態信号１０９をローレベ
ルトスる。ナアンドｆ−） １１はカウンター６の規定
された計数値が“１４″でハイレベルとなっているタイ
ミングで比較回路９の比較状態信号１０９はローレベル
となっているため、ナアンドｆ−）１１の出力はハイレ
ベルのままであシ、フリップフロップ３とカウンター６
とカウンター７とフリップフロップ１０の状態に変化は
ない。もちろん、この時点でフリップフロップ１０の出
力１１４はハイレベルのままである。カウンター６の規
定された計数値１１０がローレベルになったのち、カウ
ンター６は正規の同期信号のため続けて計数と行い、計
数値が’１８”になると、規定された計数値１１２ ’
ｉハイレベルとし、フリンゾ７０ッ７’ １０ ｕその
立ち上がシにて保持し、開始信号１１３をハイレベル、
その反転信号をローレベルとする。フリッデフロッ７６
１０の反転信号１１４はナアンドｒ−ト１１へつながれ
、ナアンドｆ−ト１１の出力１１１を常に・・イレペル
とし定常状態にする。フリップフロップ１０の開始信号
１１３はそのハイレベルで入力信号１０２を正規の同期
信号としてアンドゲート１２より通過させ、入力信号１
１５としてＰＬＬ回路１３へ供給する。
第３図においては、第２図と同様にカウンター６とカウ
ンター７が計数を行なうが、カウンター６の規定された
計数値１１０が“１４″でハイレベルとなったとき、カ
ウンター７の計数値は３″であるため規定された計数値
１１０がローレベルのままであるので、比較回路９の比
較状態信号１０９はハイレベルのままとなシナアンドゲ
ート１１の出力１１１はローレベルとなる。ナアンドグ
ート１１の出力１１１１ｄ Ｏ−レベルのため、フリッ
プフロップ３とカウンター６とカウンター７とフリップ
７０ツブ１０ ｔ−リ（！ットして初期状態とするため
、カウンター６の規定された計数値１１２はハイレベル
とならないためフリップフロップ１０の開始信号１１３
はローレベルのままであり入力信号１０２はアンドＣ−
ト１２を通過することかできず入力信号１ｏ２Ｉ／′ｉ
非正規の同期信号であると判定されＰＬＬ回路１３へ供
給されない。なお第３図においてはカウンター７の計数
値か３”の場合を示し念が、これが３以下及び５以上つ
まシ４以外であればすべて非正規の同期信号と判定され
るのは自明である。また、基本クロックは入力信号の４
倍、カウンター６の規定された計数値１１０はパ１４”
、カウンター６の規定された計数値１１２は′１８”、
カウンター７の規定された計数値１０７及び比較値設定
回路８の設定値１０８は′４”としているがこれにこだ
わることなぐ各値は装置の要求精度に合わせて設定され
る。
ンター７が計数を行なうが、カウンター６の規定された
計数値１１０が“１４″でハイレベルとなったとき、カ
ウンター７の計数値は３″であるため規定された計数値
１１０がローレベルのままであるので、比較回路９の比
較状態信号１０９はハイレベルのままとなシナアンドゲ
ート１１の出力１１１はローレベルとなる。ナアンドグ
ート１１の出力１１１１ｄ Ｏ−レベルのため、フリッ
プフロップ３とカウンター６とカウンター７とフリップ
７０ツブ１０ ｔ−リ（！ットして初期状態とするため
、カウンター６の規定された計数値１１２はハイレベル
とならないためフリップフロップ１０の開始信号１１３
はローレベルのままであり入力信号１０２はアンドＣ−
ト１２を通過することかできず入力信号１ｏ２Ｉ／′ｉ
非正規の同期信号であると判定されＰＬＬ回路１３へ供
給されない。なお第３図においてはカウンター７の計数
値か３”の場合を示し念が、これが３以下及び５以上つ
まシ４以外であればすべて非正規の同期信号と判定され
るのは自明である。また、基本クロックは入力信号の４
倍、カウンター６の規定された計数値１１０はパ１４”
、カウンター６の規定された計数値１１２は′１８”、
カウンター７の規定された計数値１０７及び比較値設定
回路８の設定値１０８は′４”としているがこれにこだ
わることなぐ各値は装置の要求精度に合わせて設定され
る。
なお第１図においては図示されていないが、フリップフ
ロップ３とカウンター６とカウンター７とフリップフロ
ップ１０は必要とされる時点でリセット信号により初期
状態にするものとする。
ロップ３とカウンター６とカウンター７とフリップフロ
ップ１０は必要とされる時点でリセット信号により初期
状態にするものとする。
以上説明したように本発明は、正規の同期信号のみを検
出するによりＰＬＬ回路へ安定な同期信号を供給できる
ので、ＰＬＬ回路の誤動作が発生せず、情報ブロックの
読み出し誤りを少なくすることができるという効果があ
る。
出するによりＰＬＬ回路へ安定な同期信号を供給できる
ので、ＰＬＬ回路の誤動作が発生せず、情報ブロックの
読み出し誤りを少なくすることができるという効果があ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の第１のタイミング図、第３図は第１図の第２の
タイミング図、第４図は情報ブロックの概念図である。 １・・・基本クロック発振回路、２・・・アンドダート
、３・・・フリップフロップ、４・・・アンドダート、
５・・・インバータ、６・・・カウンター、７・・・カ
ウンター、８・・・比較値設定回路、９・・・比較回路
、１ｏ・・・フリップフロップ、１１・・・ナアンドグ
ート、１２・・・アンドゲート、１３・・・ＰＬＬ回路 特許出願人 日本電気株式会社 ’ ”：ｒ、；）＋ 代 理 人 弁理士 菅 野 中 、：すゝ、二
ｔへｔ Ｅ ｇ’Ａ ｇ 目８ Ｓ ８呂９ ： Ｑ （り ＋
ｌｊ’）６８８苫８８臼８８９＝さΩ二ツ 第４図
第１図の第１のタイミング図、第３図は第１図の第２の
タイミング図、第４図は情報ブロックの概念図である。 １・・・基本クロック発振回路、２・・・アンドダート
、３・・・フリップフロップ、４・・・アンドダート、
５・・・インバータ、６・・・カウンター、７・・・カ
ウンター、８・・・比較値設定回路、９・・・比較回路
、１ｏ・・・フリップフロップ、１１・・・ナアンドグ
ート、１２・・・アンドゲート、１３・・・ＰＬＬ回路 特許出願人 日本電気株式会社 ’ ”：ｒ、；）＋ 代 理 人 弁理士 菅 野 中 、：すゝ、二
ｔへｔ Ｅ ｇ’Ａ ｇ 目８ Ｓ ８呂９ ： Ｑ （り ＋
ｌｊ’）６８８苫８８臼８８９＝さΩ二ツ 第４図
Claims (1)
- （１）基本クロックを発生する基本クロック発振回路と
、入力信号を保持する入力信号保持回路と、前記入力信
号保持回路よりの信号の制御にて前記基本クロックを計
数する基本クロック計数回路と、前記入力信号保持回路
よりの信号の制御にて前記入力信号を計数する入力信号
計数回路と、前記入力信号計数回路の計数値と比較する
ための値を設定する比較値設定回路と、前記入力信号計
数回路の計数値と前記比較値設定回路の設定値を比較す
る比較回路と、前記基本クロック計数回路の規定された
計数値を保持する開始信号保持回路と、前記基本クロッ
ク計数回路の規定された計数値にて比較回路の比較値を
判定し判定内容により上記回路群を初期化する比較値判
定回路と、前記開始信号保持回路の開始信号の制御によ
る入力信号を送出する入力信号送出回路とを有すること
を特徴とする信号の識別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043487A JPS61202379A (ja) | 1985-03-05 | 1985-03-05 | 信号の識別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043487A JPS61202379A (ja) | 1985-03-05 | 1985-03-05 | 信号の識別装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202379A true JPS61202379A (ja) | 1986-09-08 |
Family
ID=12665074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043487A Pending JPS61202379A (ja) | 1985-03-05 | 1985-03-05 | 信号の識別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202379A (ja) |
-
1985
- 1985-03-05 JP JP60043487A patent/JPS61202379A/ja active Pending
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