JPS61193473A - 積層回路基板のピンリ−ド - Google Patents
積層回路基板のピンリ−ドInfo
- Publication number
- JPS61193473A JPS61193473A JP3321085A JP3321085A JPS61193473A JP S61193473 A JPS61193473 A JP S61193473A JP 3321085 A JP3321085 A JP 3321085A JP 3321085 A JP3321085 A JP 3321085A JP S61193473 A JPS61193473 A JP S61193473A
- Authority
- JP
- Japan
- Prior art keywords
- pad electrode
- intermediate layer
- circuit board
- thermal expansion
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000843 powder Substances 0.000 claims abstract description 7
- 239000011521 glass Substances 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 5
- 238000005219 brazing Methods 0.000 claims description 15
- 239000000919 ceramic Substances 0.000 claims description 5
- 239000000945 filler Substances 0.000 claims description 3
- 239000010931 gold Substances 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 7
- 229910000679 solder Inorganic materials 0.000 abstract description 5
- 229910000906 Bronze Inorganic materials 0.000 abstract description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 239000010974 bronze Substances 0.000 abstract description 4
- 229910052802 copper Inorganic materials 0.000 abstract description 4
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052737 gold Inorganic materials 0.000 abstract description 4
- 238000005304 joining Methods 0.000 abstract description 4
- 239000000203 mixture Substances 0.000 abstract description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 3
- 229910000881 Cu alloy Inorganic materials 0.000 abstract description 3
- 229910001873 dinitrogen Inorganic materials 0.000 abstract description 3
- 238000005476 soldering Methods 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 2
- 239000000463 material Substances 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 238000007650 screen-printing Methods 0.000 abstract description 2
- 150000002739 metals Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000010304 firing Methods 0.000 description 3
- 229910002708 Au–Cu Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層構成の立体配線モジュール回路の端子形成
手段に係る積層回路基板のピンリードに関する。
手段に係る積層回路基板のピンリードに関する。
係るピンリード（鑞付端子）は、−１０〜１００℃の動
作温度範囲に対してろう付は接合部が劣化しないことが
要請されている。
作温度範囲に対してろう付は接合部が劣化しないことが
要請されている。
第５図は従来の構成例として電算機に適用されるピンリ
ードを備える立体配線モジュール回路基板側面図である
。
ードを備える立体配線モジュール回路基板側面図である
。
図中、３１は立体配線になる多層の回路基板、３２、は
回路基板３１に搭載されたＬＳＩ素子、また３３は立体
配線回路基板３１からろう付は手段により垂直方向に導
出された外部接続用の多数のピンリード（端子）である
。
回路基板３１に搭載されたＬＳＩ素子、また３３は立体
配線回路基板３１からろう付は手段により垂直方向に導
出された外部接続用の多数のピンリード（端子）である
。
ピンリード３３は、該端子を経て例えば、パネル組立の
マザーボード回路板（大面積のプリント回路基板）との
接続に供用されている。回路基板３１は高密度の立体配
線径路が形成され、その積層数は例えば３０層にもなる
。
マザーボード回路板（大面積のプリント回路基板）との
接続に供用されている。回路基板３１は高密度の立体配
線径路が形成され、その積層数は例えば３０層にもなる
。
第４図はピンリードが装着された積層回路基板の一部分
を示す側面図である。図に従ってろう付は接合構造を説
明する。
を示す側面図である。図に従ってろう付は接合構造を説
明する。
燐青銅等のばね薄板を打ち抜き成形したピンリード３３
は、積層回路基板３１の一面側３４に予形成されたリー
ド接続パッド３６ （Ｃｕ層の電極パッド）に対して、
＾ｕ−（：ｕ合金からなるろう材ペーストが塗着され更
に、その上に治工具によりピン端子３３を位置決め固定
した後、温度７００〜９００℃の窒素ガス雰囲気炉内で
ピンリートがろう接合される。
は、積層回路基板３１の一面側３４に予形成されたリー
ド接続パッド３６ （Ｃｕ層の電極パッド）に対して、
＾ｕ−（：ｕ合金からなるろう材ペーストが塗着され更
に、その上に治工具によりピン端子３３を位置決め固定
した後、温度７００〜９００℃の窒素ガス雰囲気炉内で
ピンリートがろう接合される。
図中、３５は前記ろう接合のＡｕ−Ｃｕ合金層である。
前記ろう付は接合の気密界面において、リード３３並び
に基板側パット３６両者の熱膨脹係数（α）が大きく異
なるためミスマツチが起りＡｌｌ−Ｃｕ合金接合層３５
にクラックが生成しり一ド３３の密着強度が著しく劣化
することである。例えば接合に係わるそれぞれの接続体
の熱膨脹係数を比較すると燐青銅ピンリードのαｐ ：
１７〜２０ ｘ １０−６／ ’ｃ 。
に基板側パット３６両者の熱膨脹係数（α）が大きく異
なるためミスマツチが起りＡｌｌ−Ｃｕ合金接合層３５
にクラックが生成しり一ド３３の密着強度が著しく劣化
することである。例えば接合に係わるそれぞれの接続体
の熱膨脹係数を比較すると燐青銅ピンリードのαｐ ：
１７〜２０ ｘ １０−６／ ’ｃ 。
前記パッド電極側のαｃ ； ４〜８ ×ｌ０−６／℃
。
。
斯様なαｐとαＣの相異は、動作温度の変化によりろう
付１１接合の気密界面に必然的にストレスがかかりピン
リードの基板密着強度が顕著に劣化し、ピンリードの機
械的剥離や甚だしい時には。
付１１接合の気密界面に必然的にストレスがかかりピン
リードの基板密着強度が顕著に劣化し、ピンリードの機
械的剥離や甚だしい時には。
リード脱落となる。斯様な事態では前記例示せるマザー
ボード回路との接続信頼性にも問題が残る。
ボード回路との接続信頼性にも問題が残る。
積層構成の立体的回路から導出されるピンリード端子の
ろう（＝ｔ ｉＪに際し５回路基板側のパッド電極とピ
ンリートそれぞれの熱膨脹係数差を少なくする接合中間
層として、ろう材粉末とガラス粉末からなる熱膨脹係数
か８〜１４ Ｘ １０＝ ／ ’ｃの中間層を設は該層
を介して接合することにより前記の問題点を解決したも
のである。
ろう（＝ｔ ｉＪに際し５回路基板側のパッド電極とピ
ンリートそれぞれの熱膨脹係数差を少なくする接合中間
層として、ろう材粉末とガラス粉末からなる熱膨脹係数
か８〜１４ Ｘ １０＝ ／ ’ｃの中間層を設は該層
を介して接合することにより前記の問題点を解決したも
のである。
前記接合中間層により、セラミック基板側から端子成形
のピンリードに至るろう付は接合部が連続的熱膨脹係数
の各層で接続されるので、温度変化による従来問題にな
った接合界面でのストレスが軽減され、接合の機械的強
度の劣化がない強固なろうイ］りが実現される。
のピンリードに至るろう付は接合部が連続的熱膨脹係数
の各層で接続されるので、温度変化による従来問題にな
った接合界面でのストレスが軽減され、接合の機械的強
度の劣化がない強固なろうイ］りが実現される。
第１図は本発明の実施例とするピンリードをろう（１Ｍ
） （」け接合する中間層形成を含む工程線図。
） （」け接合する中間層形成を含む工程線図。
又第２図は第１図工程でピンリートが接合された積層回
路基板の一部を示す側面図である。
路基板の一部を示す側面図である。
第１図において、１０は積層セラミック基板の表面のパ
ッド電極、これはＣｕ又はＣｕ合金ベーストによるピン
リーＦのパッド電極印刷と、これに続いて温度５００℃
の酸化雰囲気炉で電極焼成をなす工程である。焼成後の
前記パッド電極表面は金（Ａｕ）めっきして以後接合す
るろう付は工程の気密接続の安定化をはかる。
ッド電極、これはＣｕ又はＣｕ合金ベーストによるピン
リーＦのパッド電極印刷と、これに続いて温度５００℃
の酸化雰囲気炉で電極焼成をなす工程である。焼成後の
前記パッド電極表面は金（Ａｕ）めっきして以後接合す
るろう付は工程の気密接続の安定化をはかる。
１５′は本発明のろう付は接合中間層を形成する工程で
ある。中間層１５は、熱膨脹係数αが８〜１４×１０−
６／℃となるように調整されたろう金属組成。
ある。中間層１５は、熱膨脹係数αが８〜１４×１０−
６／℃となるように調整されたろう金属組成。
即ち、 ＡｕとＣｕ （Ａｕに対して６０乃至９８％ｗ
ｔ） ”ｉＪ成のろう材粉末と、ガラス粉末よりなる混
練ベースト）Ａをスクリーン印刷して塗布かつ乾燥させ
、厚さ約２μｍとした接合中間層である。
ｔ） ”ｉＪ成のろう材粉末と、ガラス粉末よりなる混
練ベースト）Ａをスクリーン印刷して塗布かつ乾燥させ
、厚さ約２μｍとした接合中間層である。
及び３２５はろう接合中間層１５が被着になるバット電
極１０」二に熱膨脹係数が１６乃至２０の燐青銅り−ド
３３を治工具により固定して、７００〜９００“Ｃの窒
素ガス雰囲気で焼成するろう付は工程である。
極１０」二に熱膨脹係数が１６乃至２０の燐青銅り−ド
３３を治工具により固定して、７００〜９００“Ｃの窒
素ガス雰囲気で焼成するろう付は工程である。
第３図は他の実施例とする積層回路基板の一部を示す側
面図である。
面図である。
第３図実施例を、第２図と比較参照すれば明らかな様に
、ろう付は合金Ａｕ−Ｃｕの単層の接合層１５に加えて
２０で示す接合中間層が形成されたもので。
、ろう付は合金Ａｕ−Ｃｕの単層の接合層１５に加えて
２０で示す接合中間層が形成されたもので。
これは前記スクリーン印刷法により厚さ約３μｍの八ｕ
−Ｃｕ （例えばＣｕ成分６０％、融点９ｏｏ℃）組成
のろう材が塗布されて前記中間層１５と同じ焼成炉で焼
成して複数の接合層１５と２０が形成される類似例であ
る。この場合、αｃ ： ４〜８×１０−６／℃の電極
１０及び、αｐ ：１７〜２０ ｘ １０＝ ／ °ｃ
のビンリード端子３３それぞれの間における複合層は、
熱膨脹係数のそれぞれが８〜１０ Ｘ １０−６／ ℃
及び１０〜１４×１０−６／℃として設けることにより
緩やかな勾配差で接合されることからり一ド３３の基板
接合が更に強固にされる。
−Ｃｕ （例えばＣｕ成分６０％、融点９ｏｏ℃）組成
のろう材が塗布されて前記中間層１５と同じ焼成炉で焼
成して複数の接合層１５と２０が形成される類似例であ
る。この場合、αｃ ： ４〜８×１０−６／℃の電極
１０及び、αｐ ：１７〜２０ ｘ １０＝ ／ °ｃ
のビンリード端子３３それぞれの間における複合層は、
熱膨脹係数のそれぞれが８〜１０ Ｘ １０−６／ ℃
及び１０〜１４×１０−６／℃として設けることにより
緩やかな勾配差で接合されることからり一ド３３の基板
接合が更に強固にされる。
因に第２図に示するう接合ピンリード端子の密着強度は
５２ＭＰａ 、また第３図に示するう接合ピンリード端
子の密着強度ば６０ＭＰａ 、の接合強度が計測され且
つ長期にわたり安定であることが確認されている。
５２ＭＰａ 、また第３図に示するう接合ピンリード端
子の密着強度ば６０ＭＰａ 、の接合強度が計測され且
つ長期にわたり安定であることが確認されている。
以上から明らな様に、積層セラミック回路基板にろう接
合するピンリード接合に際して、熱膨脹係数差が緩和さ
なる接合中間層を設けることにより、従来に比べ１５０
％の接合強度かえられ然もその接合面が長期にわたり安
定化することから接続の信頼性が向上するは明らかであ
る。
合するピンリード接合に際して、熱膨脹係数差が緩和さ
なる接合中間層を設けることにより、従来に比べ１５０
％の接合強度かえられ然もその接合面が長期にわたり安
定化することから接続の信頼性が向上するは明らかであ
る。
第１図は本発明のセラミック基板にピンリードをろう（
」け接合する工程線図。 第２図は本発明の第１図により形成された積層回路基板
実施例とする側面図。 第３図は他の実施例とする積層回路基板の一部を示す側
面図。 第４図は従来の積層回路基板の一部を示す側面図。 第５図は立体配線モジュール回路基板の側面図である。 図中、１０はパッド電極、１５は接続（接合）中間層。 ２０はろう接合部、３１は積層回路基板。 及び３３はピンリード端子である。 へ、 ■） 〜＼ ゝ−一、
」け接合する工程線図。 第２図は本発明の第１図により形成された積層回路基板
実施例とする側面図。 第３図は他の実施例とする積層回路基板の一部を示す側
面図。 第４図は従来の積層回路基板の一部を示す側面図。 第５図は立体配線モジュール回路基板の側面図である。 図中、１０はパッド電極、１５は接続（接合）中間層。 ２０はろう接合部、３１は積層回路基板。 及び３３はピンリード端子である。 へ、 ■） 〜＼ ゝ−一、
Claims (1)
- セラミック基板回路から外部接続用ピンリード端子の
導出に当たり、基板回路のパッド電極とピンリード間に
ろう材粉末とガラス粉末からなる熱膨脹係数が８〜１４
×１０＾−＾６／℃の接続中間層を介してろう付けする
ことを特徴とする積層回路基板のピンリード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321085A JPS61193473A (ja) | 1985-02-21 | 1985-02-21 | 積層回路基板のピンリ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321085A JPS61193473A (ja) | 1985-02-21 | 1985-02-21 | 積層回路基板のピンリ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193473A true JPS61193473A (ja) | 1986-08-27 |
Family
ID=12380088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321085A Pending JPS61193473A (ja) | 1985-02-21 | 1985-02-21 | 積層回路基板のピンリ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193473A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140751A (ja) * | 1987-11-27 | 1989-06-01 | Ibiden Co Ltd | 半導体搭載用セラミック基板へのリードピン接合方法 |
| JPH01149378A (ja) * | 1987-12-04 | 1989-06-12 | Shinko Electric Ind Co Ltd | セラミック基体のリード取り付け構造 |
| FR2667981A1 (fr) * | 1990-10-12 | 1992-04-17 | Thomson Csf | Procede d'assemblage de deux couches constituees de materiaux differents et son application a l'encapsulation hermetique de circuits hybrides. |
-
1985
- 1985-02-21 JP JP3321085A patent/JPS61193473A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140751A (ja) * | 1987-11-27 | 1989-06-01 | Ibiden Co Ltd | 半導体搭載用セラミック基板へのリードピン接合方法 |
| JPH01149378A (ja) * | 1987-12-04 | 1989-06-12 | Shinko Electric Ind Co Ltd | セラミック基体のリード取り付け構造 |
| FR2667981A1 (fr) * | 1990-10-12 | 1992-04-17 | Thomson Csf | Procede d'assemblage de deux couches constituees de materiaux differents et son application a l'encapsulation hermetique de circuits hybrides. |
| US5201456A (en) * | 1990-10-12 | 1993-04-13 | Thomson-Csf | Process for assembly of a metal can on a substrate bearing an integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08509844A (ja) | 緩衝層を有する電力半導体素子 | |
| JP2915888B1 (ja) | 配線基板及びその製造方法 | |
| JPS58119663A (ja) | 接続ピンの結合方法 | |
| JPS61193473A (ja) | 積層回路基板のピンリ−ド | |
| US8198721B2 (en) | Semiconductor module | |
| JPH10144967A (ja) | 冷却用熱電素子モジュール | |
| JP2652014B2 (ja) | 複合セラミック基板 | |
| JPH05259593A (ja) | ＡｌＮ回路基板 | |
| JP3700150B2 (ja) | タブ電極付きセラミックス多層基板及びその製造法 | |
| JP3445761B2 (ja) | 電子デバイス用セラミックパッケージ | |
| JPH11204941A (ja) | 回路基板の製造方法 | |
| JPH10139559A (ja) | ガラスセラミック基板及びその製造方法 | |
| JPS5821424B2 (ja) | 半導体材料支持用基板の製造方法 | |
| JPH0794624A (ja) | 回路基板 | |
| JPH10321669A (ja) | 電子部品の実装方法および実装構造 | |
| JP2000349098A (ja) | セラミック基板と半導体素子の接合体及びその製造方法 | |
| JPS60198761A (ja) | ろう付け方法 | |
| JPH0713231Y2 (ja) | 集積回路パッケージ | |
| JPH0636601Y2 (ja) | 回路基板 | |
| JPH0760882B2 (ja) | ろう付け方法 | |
| JP2002368038A (ja) | フリップチップ実装方法 | |
| JPH0155584B2 (ja) | ||
| JPS6272575A (ja) | セラミツクス−金属接合体の製造方法 | |
| JPS63122253A (ja) | 半導体パツケ−ジ | |
| JPH06283621A (ja) | 半導体装置実装用基板および半導体装置の実装構造 |