JPS6118792B2 - - Google Patents

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JPS6118792B2
JPS6118792B2 JP53052433A JP5243378A JPS6118792B2 JP S6118792 B2 JPS6118792 B2 JP S6118792B2 JP 53052433 A JP53052433 A JP 53052433A JP 5243378 A JP5243378 A JP 5243378A JP S6118792 B2 JPS6118792 B2 JP S6118792B2
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JP
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data
control signal
memory
address control
processor
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Kurisutofuaa Piatsu Furanku
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AT&T Technologies Inc
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Publication date
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Publication of JPS6118792B2 publication Critical patent/JPS6118792B2/ja
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
    • G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Multi Processors (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】 本発明はホストプロセツサと、ホストプロセツ
サによつて制御され各々がデータメモリを持つ複
数個の周辺プロセツサとを含む多重プロセツサデ
ータ処理システムに関する。
レーダ処理、地震波処理、音声処理のような高
速のデータ処理分野では、要求される処理速度が
非常に大きいため、単一のデータプロセツサが所
定の時間内に必要な量のデータで処理することが
困難であることが多い。１つの解決方法として主
すなわちホスト・データ・プロセツサの他にホス
トによつて制御される第２のデータ・プロセツサ
を設け、ホストの負荷を減少させるものが知られ
ている。このような補助データ・プロセツサを、
ここでは、周辺プロセツサPPと呼ぶことにす
る。
従来技術のシステムでは、ホスト・プロセツサ
はデータのブロツクをPPに付随したデータ・メ
モリに伝送するのが普通である。次に、PPはも
し計算機を含んでいれば、その独自のプログラム
により、また含んでいなければ固定された論理機
能の制御のもとでデータを望ましい形態に変換す
る。次に、ホストは部分的に処理されたデータを
PPのデータメモリから読み出す。このようなホ
スト・プロセツサを単一のPPと結合した典型的
な例としては、L.C.ヒクビーによつて1972年の
IEEEコンピユータ・ソサエテイ・インタナシヨ
ナル・コンフアレンスのページ288および289に発
表された“ジ・オーメン・コンピユータズ：アソ
シアテイブ・アレイ・プロセツサズ”に見られ
る。
もし、要求されるデータ処理速度が単一のPP
のみで達成できるものよりも速ければ、他の複数
個のPPが付加されて、複数のジヨブステツプが
実行される。従来技術では、これは多数のPPを
ホスト計算機のデータバスに接続し、各PPを周
辺の入出力機器として扱うことによつて達成され
た。ホストはPPのデータ・メモリから計算結果
を読み出し、これを次のPPのデータ・メモリに
書込む。
このような形式のシステムは、例えばエレクト
ロニクスの50巻第５号、1977年３月３日号の159
―160頁に見られる。PPの数が増えると、入出力
データバスの負荷とホスト・メモリのアクセス回
路の負荷が増加する。応用分野の中には非常に多
くのPPを使用する必要のあるものもある。その
ような例としては、語認識、話者識別、ピツチ検
出等の音声解析がある。デジタル帯域フイルタ
化、高速フーリエ変換、コンボリユーシヨン、相
関等の各々がPPによつて実行される。このよう
な応用分野ではデータを１つのPPのデータメモ
リから他のPPへ伝送するのに要求されるデータ
アクセスの総数によつて処理速度が限定されてし
まう。
多重PPシステムにおける伝送速度の問題に対
する従来技術の１つの解決法は、クロスバ交換機
を用いて多数のPPプロセツサを多数のPPデータ
メモリと相互接続することであつた。このような
システムの例はレーマン等による米国特許第
3551894号に見られる。クロスバスイツチによつ
て接続を変えるとによつて部分的に処理されてデ
ータメモリの各々に残されているデータが次の
PPに接続されて処理される。この技術はクロス
バスイツチの構造が複雑であることと、必要なハ
ードウエアの量がPPの数のほぼ２乗に比例して
増加するという欠点がある。
ホストとPPのデータメモリの間でのデータ伝
送の必要性を減少させる他の技術としては、各
PPがサイクルスチール方式でホストのメモリを
アクセスするものがある。すなわち、ホスト・プ
ロセツサのメモリはPPの共通メモリである。こ
の技術では１つのPPのデータメモリから次のPP
へのデータ伝送はホスト・プロセツサのメモリを
アクセスするのに用いるポインタ情報を変えるの
みで達成でき、あるPPプロセツサによつてアク
セスされる物理的メモリ位置は簡単に変えること
ができる。しかしPPの数が増加すると、PPは使
用できるメモリアクセス時間の大部分を占有して
しまい、ホスト・プロセツサの実行を妨害する。
極端な場合にはホスト・プロセツサは有効な仕事
をまつたくできなくなつてしまう。この問題はコ
ンピユータ誌の10巻第４号、1977年４月号の69頁
にP.M.ルツソーによつて書かれた“インタ・プ
ロセツサ・コミユニケーシヨン・フオ・マルチ・
マイクロ・コンピユータ・システムズ”で論じら
れている。
以上の従来技術の方式では、さらに他の問題が
ある。例えばこれらの従来技術の方式でデータを
１つのデータメモリから他のメモリへ物理的に転
送を行なうものでは、データ処理はデータ伝送が
すむまでまたねばならない。データ伝送は語単位
で順次行なわれるため、一連のPPプロセツサで
の処理の開始に大きな遅れを与える。さらに従来
のシステムでは物理的にデータが転送されるにせ
よ、元のメモリに残されるにせよ、隣り合つた語
のブロツクとして引き渡される。したがつて、デ
ータ語は前のPPに都合のいい順番で次のPPに引
き渡される。次のPPは実際の処理に入る前にデ
ータ語の再構成をする必要も生じる。これらの問
題の各々は各PPの処理速度を遅くするともに、
PPによる処理の複雑さを増加させている。
上記の問題は本発明にしたがい、アドレス制御
信号の信号源と、アドレス制御信号を第１の変換
アドレス制御信号に写像する手段と、アドレス制
御信号を第２の変換アドレス制御信号に写像する
手段と、第１のデータプロセツサ・メモリ内にお
いて該第１の変換アドレス制御信号に応動して選
択された位置からデータを読み出す手段と、第２
のデータプロセツサ・メモリ内において第２の変
換アドレス制御信号に応動して選択された位置に
データを書き込む手段とが含まれることを特徴と
する多重プロセツサデータ処理システムによつて
解決された。
一般に本発明は改良された周辺プロセツサ
（PP）データ伝送装置を含み、PPのデータメモリ
の間には１つまたはそれ以上の直接データ路が設
けられ、それによつて各PPとホストとの間での
データ伝送の必要性が無くなつている。PPのデ
ータメモリの間での全ての伝送を同時に行なうこ
とによつてデータ伝送時間が短くなつている。こ
れは、共通アドレス制御信号とタイミング信号と
を全てのPP伝送装置に同時に印加することによ
つて達成されている。共通アドレス制御信号を各
PPのデータメモリで用いられる実際のアドレス
写像（マツプ）することによつてデータの再構成
がデータ伝送中に行なわれる。読み出しと書き込
みとに別々のアドレスマツプを行なうことによつ
て、データ再構成の融通性が高められている。条
件付書き込み制御方式を用いることにより、各
PPのデータメモリに対して異なつた数の語を伝
送するとができる。演算論理ハードウエアをデー
タ伝送路中に設け、アドレス・マツプ・ハードウ
エアの制御下に置くことによつて伝送されたデー
タの前処理を可能にしている。これにより、伝送
されたデータが語単位で蓄えられている定数と結
合されたり、あるいは他のPPからのデータと結
合されたりすることが可能である。また。PPに
よつて処理されるべきデータは選択装置により、
いくつかの他のPPから語単位で送られるデータ
から組み立てることもできる。
本発明は従来技術における問題を解決して伝送
中のデータに対してもデータ処理を行ない、これ
によつてPPで行なわれる処理を簡単化してい
る。またデータの再構成によつて融通性が高めら
れPPの処理がさらに簡単化されている。このよ
うな附加的な処理はデータ伝送中に行なわれるた
め処理時間には影響を与えない。
第１図は本発明の一実施例として構成された多
重プロセツサ計算機の全体のブロツク図を示して
いる。ホスト（主）プロセツサ１０は、そのデー
タ処理機能において、周辺プロセツサ（PP）PP
１，PP２およびPPMの助けを受ける。特定の応
用例において実際に設けられるPPの総数はデー
タ処理ジヨブのステツプ数によつて決まる。PP
はホストプロセツサ１０のデータ処理ジヨブ全体
を高速化する。各PPに付随してPP伝送装置３
０，３１，３２が存在する。各PPは左から送ら
れてくるデータの処理をし、部分的に処理された
データはその右にある次のPPへ送られ、そこで
次のジヨブステツプが実行される。
第１図の簡略化みたブロツク図で、ホストプロ
セツサはデータを線状のPP列に順次伝送する。
データは各プロセツサに順次送られ、計算結果は
ホストプロセツサに戻される。第３図に関して後
述するように、本発明は完全に線状になつたデー
タ処理系列に限定されるものではない。PPが複
数個の他のPPに対する入力または出力を持つよ
うな方式も本発明の範囲内にある。ここで示した
線状列は、簡単な一例であり、本発明によつて導
入される多くの有用な形態の中の１つを示すにす
ぎない。
PP１は、本発明によるPPの典型的なものあ
る。第１図に示した他のPPの各々もPP１と同様
の内部構造をとり、簡単のために説明は省略して
いる。PP１はプロセツサとデータメモリとを含
んでいる。ホストおよび周辺プロセツサは、布線
論理設計、単一の大規模実積回路パツケージ、ま
たは命令メモリとしてリードオンリーメモリを持
つたマイクロコンピユータのいずれによつても実
現できる。データメモリは、ランダムアクセスの
読出し・書込みメモリが典型的である。PP１は
データメモリに蓄えられたデータに対して動作
し、特定の応用分野によつて要求されるデータ形
式タスクを行ない、結果をデータメモリに残す。
すべてのPPの動作が完了すると、処理された
データは各PPのデータメモリから次のPPのデー
タメモリへ同時に移され、次のデータ処理ステツ
プが行なわれる。PP１の伝送装置３０は第３図
に示した形態の一部またはすべてを実現したもの
であり、PP１のデータメモリとその隣との間で
のデータの伝送を制御する。PP２の伝送装置３
１は、伝送装置３０とは異なつた形態を取る可能
性もあり、これはPP２のデータメモリとその隣
との間のデータ伝送を制御する。
アドレスおよび制御信号は、第２図に詳細に示
した共通制御回路２０から各伝送装置に送られ
る。すべてのPPでのタスクが完了すると、ホス
トプロセツサ１０は伝送を開始するよう共通制御
回路２０に信号を送る。
共通制御回路２０によつて作られる信号は、本
発明の範囲を逸脱するとなく、ホストプロセツサ
１０によつて作ることも可能である。共通制御回
路２０は語単位のデータ伝送を行なう制御信号を
発生し、一度ホストプロセツサ１０によつて起動
されると、自動的に信号発生を続ける。この方法
により、ホストプロセツサ１０は、データ伝送中
も他のタスクを行なうことができる。逆に、ホス
トプロセツサ１０がPPに対して語単位の制御信
号を印加する方式を取ることもでき、これによつ
てホストプロセツサのCPU時間を犠性にして装
置の簡略化を画ることもできる。
同様に、共通制御回路２０を各伝送装置毎に設
け、これによつて信頼性を向上させることもでき
る。
第２図は共通制御回路を示し、ホストプロセツ
サからの要求に応じてすべてのPPの伝送装置に
対してアドレスおよび制御信号を印加して、１つ
のPP段から次段へ情報を伝送する方式を取つて
いる。ホストプロセツサは線１００に信号を印加
してフリツプフロツプ１２０をセツトすることに
よつてこの動作を開始させる。第２図の回路の動
作が終了すると、伝送完了信号がリード１１０に
発生し、これはホストに伝送されるとともにフリ
ツプフロツプ１２０をリセツトする。
共通制御回路が動作中、リード１３０は“伝送
中”信号を発生し、これは第３図に示したPP伝
送装置のすべてに送られる。“伝送中”信号はア
ンドゲート１５０を付勢してクロツク１４０から
のクロツク信号を通過させ、フリツプフロツプ１
６０の状態をセツトとリセツトの間で交互に反転
させる。これによつて、出力リート１７０および
１８０にそれぞれ読出しおよび書込み信号が交互
に現われる。読出し信号は遅延１９０によつて遅
延され、バツフアレジスタ置数信号となる。
読出し信号は、アドレスカウンタレジスタ１０
５を増分させ、語カウンタレジスタ１０６を減算
するのにも用いられる。アドレスカウンタレジス
タ１０５からのｋ個のアドレス信号および読出
し、書込み、およびバツフアレジスタ置数信号
は、各々のPP伝送装置に送られる。アドレスカ
ウンタレジスタ１０５は、ホストプロセツサによ
つて予め適当な開始アドレスにセツトされてお
り、その値は、たとえば全ゼロである。語カウン
トレジスタも、PP伝送装置によつて行なわれる
語伝送の数に予めセツトされている。第３図の条
件つき書込み制御メモリに関して後述するよう
に、各伝送装置によつて伝送される（書き込まれ
る）語の数は異なつていることもあり、語カウン
トレジスタ１０６に入れられている計数値よりも
少ないことがありうる。検出器１０７は語カウン
タレジスタが全ゼロ状態にまで減少したことを検
出する。これが検出されると周辺プロセツサ
（PP）の伝送装置におけるデータ伝送が終了し、
リード１１０に信号が発生して伝送終了がホスト
プロセツサに示される。
第３図は１つのPPのデータメモリ部分と、こ
のPPに付随した伝送装置を示している。本発明
の所定の応用分野においては、多数のPPの各々
がそれ自体のプロセツサメモリと伝送装置とを持
つている。
プロセツサメモリ２００は、このPPのための
データメモリである。データは伝送装置によつて
プロセツサメモリに伝送された後、処理される。
PPによつて処理された結果はメモリ２００に残
され、伝送装置の制御の下で次のPPへ送出され
て、さらに次の処理が行なわれる。
PPはｎ本のデータ線２０５によつてメモリ２
００をアクセスする。またPPは、処理のために
リード２０１ないし２０５に現われる信号によつ
てプロセツサメモリ２００のランダムな位置をア
ドレスすることができる。
PPからメモリ２００へのアクセスはアンドゲ
ート２０６，２０７，２０８，２０９および２１
０によつて制御される。これらのゲートは“伝送
中”信号によつて禁止される。すなわち第２図の
共通制御回路が動作中にリード２１１に現われる
“伝送中”信号はインバータ２１２によつて反転
されて、これらのゲートに印加されている。これ
によつて伝送装置によつてデータ伝送が行なわれ
ているときにPPが干渉することが禁止される。
伝送装置からプロセツサメモリ２００へのアク
セスはアンドゲート２２０，２２１，２２２およ
び２２３によつて行なわれる。これらはｎ個のデ
ータリード、ｋ個のアドレスリード、読出しおよ
び条件付き書込み制御信号をそれぞれ発生し、こ
れらの信号はアンドゲート２０６ないし２０９で
作られる同様の信号と論理和を取られる。ゲート
２２０ないし２２３は、第２の共通制御回路が動
作中リード２２４に現われる“伝送中”信号によ
つて付勢される。
メモリ２８３，２８２，２５１，２７０，２８
１および２８０の各々はリードオンメモリ
（ROM）のようなメモリで、２進情報のテーブル
ルツクアツプ装置である。
以下に、周辺プロセツサの伝送装置について説
明する。
伝送装置の基本的な目的は、前段のPPからの
データをプロセツサメモリ２００に書込むと同時
に、プロセツサメモリ２００からのデータを次段
のPPに伝送することである。このときリード２
１１上の“伝送中”信号は、前述の方法によつて
PPをプロセツサメモリ２００から分離してい
る。一連の読出し、バツフアレジスタ置数、およ
び書込み信号が第２図に示した共通制御回路から
ｋ個のアドレス信号とともに伝送装置に印加され
る。
第２図の共通制御回路は、共通アドレス制御信
号をｋ個のアドレスリード２５０に印加する。こ
のアドレスは、読出しアドレスマツプメモリ２５
１によつて変換されて、メモリ２００から実際に
読み出しが行なわれるアドレスを指すアドレス制
御信号になる。この変換されたアドレスは、共通
制御回路によつて作られた読出し信号によつてア
ンドゲート２５２におてゲートされ、オアゲート
２５３およびアンドゲート２２１を介してプロセ
ツサメモリ２００のアドレスリードに印加され
る。読出し制御信号はリード２５６からアンドゲ
ート２２２を介してメモリ２００にも印加され、
アドレスされたデータ語を出力リード２６０に発
生せしめる。このデータ語はバツフアレジスタ２
６１に印加される。このデータは、リード２６２
のバツフアレジスタ置数信号によつてバツフアレ
ジスタ２６１に書込まれる。第２図の遅延１９０
は、データと、バツフアレジスタ置数信号との間
の同期を保証している。
バツフアレジスタ２６１の出力は、演算論理装
置２６５内を変化せずに通過して出力リード２６
６に送られ、さらに他のPPの入力へと転送され
る。同時に、前段のPPの伝送装置からのデータ
はｎ個のデータリード２５４に現われる。このデ
ータは演算論理装置２５５内を変化せずに通過
し、アンドゲート２２０を介してプロセツサメセ
リ２００のデータリードに印加される。
共通制御回路からシステム内の伝送装置の各々
に送られる読出し、バツフアレジスタ置数、“伝
送中”、およびアドレスの各信号に応動して各伝
送装置は上記のように、そのデータメモリから読
出された出力語をバツフアに入れたことになる。
このバツフアに入れられたデータ語は次の伝送装
置の入力リードに印加される。各PPでバツフア
に入れられたデータ語は、各PPにおいてプロセ
ツサメモリの同じ位置から読み出されたものとは
限らないことに注意すべきである。各伝送装置は
そのｋ個のアドレスリード２５０から同じアドレ
ス信号を受信するが、読出しアドレスマツプメモ
リ２５１はこのアドレスを対応するプロセツサメ
モリ２００の実際の物理アドレスにマツプし、こ
の値は他の伝送装置のものと異なつていることが
ある。
読出し信号およびバツフアレジスタ置数信号の
発生の後、共通制御回路は書込み制御信号を発生
する。この時点でアドレスカウンタレジスタ１０
５は変化しておらず、ｋ個のアドレスリード２５
０は同じアドレスを書込みアドレスマツプメモリ
２７０へ印加する。メモリ２７０は変換したアド
レスを発生し、これはゲート２７１（このゲート
は書込み制御信号によつて付勢される）、オアゲ
ート２５３およびアンドゲート２２１を介してプ
ロセツサメモリ２００に印加される。プロセツサ
メモリ２００のための書込み制御信号はアンドゲ
ート２２３で作られ、このゲートは、“伝送中”
信号（リード２２４）、書込み信号（リード２８
５）および書込み許可制御信号（リード２８６）
によつて付勢される。書込み許可制御信号につい
ては後述する。これらの信号によつて、プロセツ
サメモリ２００は、前の伝送装置からデータ入力
リードに現われたデータを、変換されたアドレス
によつて指定された位置に書込む。
この方法により、読出し・書込みサイクルの書
込み部分において、前段の伝送装置のバツフアレ
ジスタ２６１に現われたデータが、書込みアドレ
スマツプメモリ２７０で決定された位置におい
て、プロセツサメモリ２００に書込まれる。読出
しアドレスマツプメモリ２５１の場合と同様、書
込みアドレスマツプメモリ２７０の内容は各伝送
装置ごとに同じではない。よつて、ｋ個のアドレ
スリード２５０は同じアドレス情報を各伝送装置
に印加するが、１つの伝送装置内での読出しアド
レスおよび書込みアドレスは同じでなく、また他
の伝送装置のアドレスとも異なつている。
ｋ個のアドレスリード２５０は、アドレスされ
る各位置に対して１ビツトの情報を持つ条付き書
込み制御メモリ２８１にも接続さている。このビ
ツトは変換されたアドレスへの書込みを制御する
ための許可ビツトとして働く。この許可ビツトは
リード２８６に出力されてゲート２２３を付勢
し、伝送中の読出し・書込みサイクルの書込み部
においてプロセツサメモリ２００への条件付き書
込み制御信号となる。
メモリ２８１によつて実現されている機能によ
り、ある伝送装置においては、共通制御回路によ
つて出される読出し・書込みサイクルの総数より
も少ない数の語を対応するプロセツサメモリへ書
込めるとが可能になつている。よつて、データ数
が少なく、少ないサイクルしか必要としない伝送
装置も、長い読出し・書込みサイクルに適応する
ことができる。
ｋ個のアドレスリード２５０は、出力論理演算
装置（ALU）制御メモリ２８０にも接続されて
いる。このメモリ２８０はアドレスされる各位置
に対して、２つの多ビツト部を含み、これらはｐ
個の制御リード２９０およびｎ個のデータリード
２９１へ出力される。リード２９０への出力は、
ALU２６５がバツフアレジスタ２６１からのデ
ータ入力に対して行なうべき機能を制御する。リ
ード２９１への出力は、ALU２６５に対する２
つ目のデータ入力となる。ALUは、演算または
論理機能を行ない、制御リードによつて指定され
た方法によつて２つの入力データを結合し、結果
を出力リード２６６に発生する。
メモリ２８０およびALU２６５によつて実現
される機能により、プロセツサメモリ２００に蓄
えられたデータが送出されるときに、このデータ
に別のデータ処理操作を行なうことができる。シ
フト、回転、マスク化、演算等の処理機能を行な
うことが可能である。
ｋ個のアドレスリード２５０は、1/M選択制御
メモリ２８３にも接続されている。このメモリ２
８３はアドレスされる位置の各々に対して長さ
log2M（Ｍは２のべき乗とする）の多ビツト部を
含み、また1/M選択器２８４には各々がｎ本から
なる入力リードがＭ個接続されている。この
log2M個の制御リードにより、1/M選択器２８４
は選択された入力リードの組み上の信号をALU
２５５に印加する。
メモリ２８３および1/M選択器によつて実現さ
れる機能により、Ｍ個の異なつた伝送装置からの
データ入力をプロセツサメモリ２００に織込んで
挿入することが可能となつている。たとえば、あ
る処理ステツプでデータを組合わせるために、
PP５からの語１，PP７からの語２等を取り込む
ことができる。
ｋ個のアドレスリード２５０は入力演算論理装
置（ALU）制御メモリ２８２にも接続されてい
る。このメモリ２８２はアドレスされる位置の
各々に対して単一の多ビツト部を含んでおり、こ
れはALU２５５に対するｐ個の制御リードへの
出力となる。この出力は、ALU２５５がｎ個の
データリード２５４からのデータ入力と1/M選択
器２８４からのｎ個のデータリードからのデータ
入力とに対して行なうべき機能を制御する。
ALU２５５は制御リードによつて指定された方
法で演算または論理処理を行ない、２つのデータ
を結合して、その結果を出力リードからアンドゲ
ート２２０を介してプロセツサメモリ２００の入
力に印加する。
メモリ２８２およびALU２５５によつて実現
された機能により、伝送装置に入力されたデータ
がプロセツサメモリ２００に入れられる前に、こ
のデータに対して他のデータ処理操作を行なうこ
とができる。異なつたPPからの異なつたデータ
の流れに対して演算または論理操作を行なうこと
ができる。
以上の実施例において、PPプロセツサからメ
モリ２００へのアクセスは、データ伝送中は禁止
されている。これは、前述のように、インバータ
２１２とアンドゲート２０６ないし２１０によつ
て行なわれる。この機能は、説明を簡単にするた
めに加えたものであり、これによつて本発明の範
囲を限定するものではない。他の実施例として、
PPと伝送装置がプロセツサメモリ２００に対し
て時分割的に同時にアクセスするものも可能であ
る。これによつて、PPはデータ伝送と同時に動
作し、PPの空き時間が減少し、ハードウエアの
有効利用率が向上するが、回路の複雑度は増加す
る。
以上を要約すると、本発明は次の通りである。
１ 多重プロセツサデータ処理システムにおい
て、 ホストプロセツサと、 該ホストプロセツサによつて制御され、各々
がデータメモリを含む複数個の周辺プロセツサ
と、 アドレス制御信号源と、 該アドレス制御信号を第１の変換アドレス制
御信号に写像する手段と、 該アドレス制御信号を第２の変換アドレス制
御信号に写像する手段と、 該第１の変換アドレス制御信号に応動して選
択された第１のデータメモリ内の位置からのデ
ータを、該第２の変換アドレス制御信号に応動
して選択された第２のデータメモリ内の位置に
転送する手段とが含まれている。
２ 多重プロセツサデータ処理システムにおい
て、 ホストプロセツサと、 該ホストプロセツサによつて制御され、各々
がデータメモリを含む複数個の周辺プロセツサ
と、 アドレス制御信号の源と、 該アドレス制御信号を第１の変換アドレス制
御信号に写像する手段と、 該アドレス制御信号を第２の変換アドレス制
御信号に写像する手段と、 該第１の変換アドレス制御信号に応動して選
択された第１のデータメモリ内の位置からのデ
ータを第１のデータ目的地に転送する手段と、 該第２の変換アドレス制御信号に応動して選
択された第２のデータメモリ内の位置からのデ
ータを第２のデータ目的地に転送する手段とが
含まれている。
３ 多重プロセツサデータ処理システムにおい
て、 ホストプロセツサと、 該ホストプロセツサによつて制御され、各々
がデータメモリを含む複数個の周辺プロセツサ
と、 アドレス制御信号の源と、 該アドレス制御信号を第１の変換アドレス制
御信号に写像する手段と、 該アドレス制御信号を第２の変換アドレス制
御信号に写像する手段と、 第１のデータ源からのデータを該第１の変換
アドレス制御信号に応動して選択された第１の
データメモリ内の位置に転送する手段と、 第２のデータ源からのデータを該第２の変換
アドレス制御信号に応動して選択された第２の
データメモリ内の位置に転送する手段とが含ま
れている。
４ 第１のデータプロセツサメモリからのデータ
を第２のデータプロセツサメモリに転送する装
置において、 共通アドレス制御信号の源と、 該共通アドレス制御信号を第１の変換アドレ
ス制御信号に写像する手段と、 該共通アドレス制御信号を第２の変換アドレ
ス制御信号に写像する手段と、 該第１の変換アドレス制御信号に応動して選
択された該第１のデータプロセツサメモリ内の
位置を読み出す手段と、 該第２の変換アドレス制御信号に応動して選
択された該第２のデータプロセツサメモリ内の
位置に書込み手段とが含まれている。
５ 上記第４項の装置において、該共通アドレス
制御信号に応動して該第２のデータプロセツサ
メモリの該位置への書込みを選択的に禁止する
手段が含まれている。
６ 上記第４項の装置において、 該共通アドレス制御信号に応動して論理制御
信号を発生する手段と、 該論理制御信号に応動して該転送されたデー
タに対して選択された論理操作を行なう手段と
が含まれている。
７ 上記第６項の装置において、該選択された論
理操作は、該転送データを選択された定数デー
タ情報と結合することを含んでいる。
８ 上記第６項の装置において、該選択された論
理操作は、第１の該転送データと第２の該転送
データを結合することを含んでいる。
９ 上記第４項の装置において、該共通アドレス
制御信号に応動して、複数個のデータプロセツ
サメモリ中から該第１のデータプロセツサメモ
リを選択する手段が含まれている。
10 データ源からのデータを第１のデータプロセ
ツサメモリに転送し、該第１のデータプロセツ
サメモリからのデータを第２のデータプロセツ
サメモリに転送する装置において、 共通アドレス制御信号の源と、 該共通アドレス制御信号を第１の変換アドレ
ス制御信号に写像する手段と、 該共通アドレス制御信号を第２の変換アドレ
ス制御信号に写像する手段と、 該データ源からデータを読み出す第１の手段
と、 該第１の手段に応動し、該第１の変換アドレ
ス制御信号に応動して選択された該第１のデー
タプロセツサメモリ内の位置にデータを書込む
手段と、 該第１のデータプロセツサメモリからデータ
を読み出す第２の手段と、 該第２の手段に応動し、該第２の変換アドレ
ス制御信号に応動して選択された該第２のデー
タプロセツサメモリ内の位置にデータを書込む
手段が含まれている。
11 上記第10項の装置において、 該共通アドレス制御信号に応動して論理制御
信号を発生する手段と、 該論理制御信号に応動して該転送されたデー
タに対して選択された論理操作を行なう手段と
が含まれている。
12 上記第11項の装置におて、該選択された論理
操作は、該転送データを選択された定数データ
情報と結合することを含んでいる。
13 上記第11項の装置において、該選択された論
理操作は、第１の該転送データを第２の該転送
データと結合することを含んでいる。
14 上記第10項の装置において、該共通アドレス
制御信号に応動して、該第１のデータプロセツ
サメモリの該位置への書込みを選択的に禁止す
る手段が含まれている。
15 上記第10項の装置において、該共通アドレス
制御信号に応動して、該第２のデータプロセツ
サメモリの該位置への書込みを選択的に禁止す
る手段が含まれている。
16 上記第10項の装置において、該共通アドレス
制御信号に応動して複数個の該データ源中から
該データ源を選択する手段が含まれている。
17 第17データプロセツサメモリからのデータを
第２のデータプロセツサメモリに転送し、該第
２のデータプロセツサメモリからのデータ目的
地に転送する装置において、 共通アドレス制御信号の源と、 該共通アドレス制御信号を第１の変換アドレ
ス制御信号に写像する手段と、 該共通アドレス制御信号を第２の変換アドレ
ス制御信号に写像する手段と、 該第１の変換アドレス制御信号に応動して選
択された該第１のデータプロセツサメモリ内の
位置からのデータを読出す第１の手段と、 該第１の手段に応動し、該第２のデータプロ
セツサメモリデータを書込む手段と、 該第２の変換アドレス制御信号に応動して選
択された該第２のデータプロセツサメモリ内の
位置からのデータを読み出す第２の手段と、 該第２の手段に応動してデータを該データ目
的地に書込む手段とが含まれている。
18 上記第17項の装置において、 該共通アドレス制御信号に応動して論理制御
信号を発生する手段と、 該論理制御信号に応動して該転送されたデー
タに対して選択された論理操作を行なう手段と
が含まれている。
19 上記第18項の装置において、該選択された論
理操作は、該転送データを選択された定数デー
タ情報と結合することを含んでいる。
20 上記第18項の装置において、該選択された論
理操作は、第１の該転送データを第２の該転送
データと結合することを含んでいる。
21 上記第17項の装置において、該共通アドレス
制御信号に応動して、複数個のデータプロセツ
サメモリ中から該第１のデータプロセツサメモ
リを選択する手段が含まれている。
【図面の簡単な説明】
第１図は本発明を実現する計算機システムのブ
ロツク図であり、第２図は周辺プロセツサの伝送
装置間でのデータ伝送を制御する共通制御回路の
回路図であり、第３図は周辺プロセツサの伝送装
置とデータメモリ部分との実施例の回路図であ
る。 〔主要部分の符号の説明〕 ホストプロセツサ
………第１図のホストプロセツサ１０、周辺プロ
セツサ………第１図の周辺プロセツサPP１，PP
２，PPM、信号源………第２図のアドレスカウ
ンタレジスタ１０５、第１の変換アドレス制御信
号に写像する手段………第３図の読出しアドレス
マツプメモリ２５１、第２の変換アドレス制御信
号に写像する手段………第３図の書込みアドレス
マツプメモリ２７０、選択された位置からデータ
を読み出す手段………第３図のゲート２２２、選
択された位置にデータを書き込む手段………第３
図のゲート２２３、第１および第２のデータプロ
セツサメモリ………第３図のプロセツサメモリ２
００、選択的に禁止する手段………第３図の条件
付書込み制御メモリ２８１、論理制御信号を発生
する手段………第３図のメモリ２８０，２８２、
論理操作を行なう手段………第３図の演算論理装
置、選択してメモリ位置に書込む手段………第３
図のメモリ２８３及び1/M選択器２８４。

Claims (1)

  1. 【特許請求の範囲】 １ ホストプロセツサと、該ホストプロセツサに
    よつて制御され各々がデータメモリおよび伝送装
    置を持つ複数個の周辺プロセツサとを含む多重プ
    ロセツサデータ処理システムにおいて、 共通アドレス制御信号源を提供する共通制御回
    路を含み、 該伝送装置が 該アドレス制御信号を第１の変換アドレス制御
    信号に写像する手段と、 該アドレス制御信号を第２の変換アドレス制御
    信号に写像する手段と、 第１のデータプロセツサメモリ内において該第
    １の変換アドレス制御信号に応動して選択された
    位置からデータを読み出す手段と、 第２のデータプロセツサメモリ内において該第
    ２の変換アドレス制御信号に応動して選択された
    位置にデータを書き込む手段とから成ることを特
    徴とするシステム。 ２ 特許請求の範囲第１項に記載した多重プロセ
    ツサデータ処理システムにおいて、該アドレス制
    御信号に応動して該第２のデータプロセツサメモ
    リの該位置への書込みを選択的に禁止する手段が
    さらに含まれることを特徴とするシステム。 ３ 特許請求の範囲第１項に記載した多重プロセ
    ツサデータ処理システムにおいて、さらに、該ア
    ドレス制御信号に応動して論理制御信号を発生す
    る手段と、該論理制御信号に応動して該読み出さ
    れ、または該書込まれるデータのいずれかに対し
    て選択された論理操作を行う手段とが含まれるこ
    とを特徴とするシステム。 ４ 特許請求の範囲第３項に記載した多重プロセ
    ツサデータ処理システムにおいて、該論理操作を
    行う手段が該読み出されたデータを選択された定
    数データ情報と結合することを特徴とするシステ
    ム。 ５ 特許請求の範囲第３項に記載した多重プロセ
    ツサデータ処理システムにおいて、異なつた時刻
    において該周辺プロセツサの中の異なつたものか
    らのデータを選択して該メモリ位置に書き込むた
    めの手段を含むことを特徴とするシステム。 ６ 特許請求の範囲第１項に記載した多重プロセ
    ツサデータ処理システムにおいて、該論理操作を
    行なう手段がある時刻に選択された該異なつた周
    辺プロセツサからのデータを結合することを特徴
    とするシステム。
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