JPS61183722A - 負荷電圧制御装置 - Google Patents
負荷電圧制御装置Info
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- JPS61183722A JPS61183722A JP2354585A JP2354585A JPS61183722A JP S61183722 A JPS61183722 A JP S61183722A JP 2354585 A JP2354585 A JP 2354585A JP 2354585 A JP2354585 A JP 2354585A JP S61183722 A JPS61183722 A JP S61183722A
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- JP
- Japan
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- voltage
- load
- effective value
- circuit
- control device
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is ac
- G05F1/40—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices
- G05F1/44—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only
- G05F1/45—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only being controlled rectifiers in series with the load
- G05F1/455—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only being controlled rectifiers in series with the load with phase control
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデジタル方式によるＡＣ７［力制御装置に関し
、特に複写機の露光ランプ及び定着ヒータ制御装置に好
適な負荷電圧制御装置ｎｔに係るものである。
、特に複写機の露光ランプ及び定着ヒータ制御装置に好
適な負荷電圧制御装置ｎｔに係るものである。
（従来技術）
第２■に従来の交流安定化電源装装置の一例を示す。図
において、１は交流電源、２はトランス、３は整流回路
、４は鋸歯状波発生回路（ＣＴ）、５はパルス幅変調回
路（ＰＷＭ）、６はトリガー回路、７はトランス、８は
整流回路、９は実効値演算回路、１０は誤差増幅回路１
．１１はランプ、１２はトライアック、１３ｂはリレー
接点である。
において、１は交流電源、２はトランス、３は整流回路
、４は鋸歯状波発生回路（ＣＴ）、５はパルス幅変調回
路（ＰＷＭ）、６はトリガー回路、７はトランス、８は
整流回路、９は実効値演算回路、１０は誤差増幅回路１
．１１はランプ、１２はトライアック、１３ｂはリレー
接点である。
上記構成で、負荷であるランプ１１の端子電圧はトラン
ス７を介して整流回路８で全波！ｌ流され、実効値演算
回路９で実効値電圧Ｖｂに変換される。
ス７を介して整流回路８で全波！ｌ流され、実効値演算
回路９で実効値電圧Ｖｂに変換される。
変換され九実効値電圧Ｖｔは誤差増幅回路１０で基準電
圧ｖｒと比較され、その誤差電圧ｖｅはパルス幅変調回
路５に入力される。一方、交流電源１はトランス２を介
して！１流回路３で全波整流され、鋸歯状波発生回路４
で電源電圧に同期した鋸歯状波電圧Ｖ、 ＩＣ変換され
てパルス幅変調回路５に入力される。パルス幅変調回路
５ではこの鋸歯状波電圧ｖｃと誤差電圧Ｖａを基にパル
ス幅が誤差電圧ｖｅに比例したパルスＶｔが生成され、
トリガー回路６に出力される。これにより、トライアッ
ク１２がパルスＶｔに応じた位相角で点［制御され、ラ
ンプ１１の電力即ち負荷電力が一定に制御される。
圧ｖｒと比較され、その誤差電圧ｖｅはパルス幅変調回
路５に入力される。一方、交流電源１はトランス２を介
して！１流回路３で全波整流され、鋸歯状波発生回路４
で電源電圧に同期した鋸歯状波電圧Ｖ、 ＩＣ変換され
てパルス幅変調回路５に入力される。パルス幅変調回路
５ではこの鋸歯状波電圧ｖｃと誤差電圧Ｖａを基にパル
ス幅が誤差電圧ｖｅに比例したパルスＶｔが生成され、
トリガー回路６に出力される。これにより、トライアッ
ク１２がパルスＶｔに応じた位相角で点［制御され、ラ
ンプ１１の電力即ち負荷電力が一定に制御される。
このように、従来の負荷′１圧制御装置においては、負
荷電力を一定に制御するため、その一部をフィードバッ
クする閉ループ制御方式を採用してい７１ｔめ、トラン
ス７、整流回路８、実効値演算回路９から成るフィード
バック回路が必要となり、特にトランス７は重く実装画
積を多くとり、また、実効値演算回路９は複雑高価にな
ることから、負荷電圧制御装置の小型化、低廉化を阻害
していた。
荷電力を一定に制御するため、その一部をフィードバッ
クする閉ループ制御方式を採用してい７１ｔめ、トラン
ス７、整流回路８、実効値演算回路９から成るフィード
バック回路が必要となり、特にトランス７は重く実装画
積を多くとり、また、実効値演算回路９は複雑高価にな
ることから、負荷電圧制御装置の小型化、低廉化を阻害
していた。
（目的）
本発明はこの様な従来例の欠点を解消し、フィードバッ
ク回路を必要としない小賊で信頼性の高い負荷電圧制御
装置を提供することを目的とする。
ク回路を必要としない小賊で信頼性の高い負荷電圧制御
装置を提供することを目的とする。
（構成）
そのために本発明は、Ａ ／ Ｌ）変換を出力ＯＮタイ
ミングから次のゼロクロスポイントまでとし、この瞬時
データの２乗、積分、平均、平方根の演算を行なりて出
力電圧の実効値を求めるようにしたことを特徴とするも
のである。
ミングから次のゼロクロスポイントまでとし、この瞬時
データの２乗、積分、平均、平方根の演算を行なりて出
力電圧の実効値を求めるようにしたことを特徴とするも
のである。
以下本発明の一実施例を図面に基づき説明する。
尚、従来例と同一個所は同一符号とする。
第１図において従来例と異なる個所を説明すると、１５
はゼロクロス信号発生回路、１６は負荷電圧の実効値を
求め、位相員タイマを設定したり、異常検出を行なうマ
イコン（ＭＰＵ）である。ま九１３はリレーである。
はゼロクロス信号発生回路、１６は負荷電圧の実効値を
求め、位相員タイマを設定したり、異常検出を行なうマ
イコン（ＭＰＵ）である。ま九１３はリレーである。
第１図における各ポイントの′電圧波形を第３図に示す
。第３図において、Ｅは商用電源電圧波形。
。第３図において、Ｅは商用電源電圧波形。
Ｅ′はＥを絶縁・降圧し、全波！！流した波形、つまり
、ＢＫ相似な波形、Ｖｚはゼロクロス信号（ハイ・アク
ティブ）、Ｖｔはトリガー信号（ロー・アクティブ）で
ある。また、Ｖｚ（Ｅの斜Ｎ部分） ゛は負荷に印加
される電圧、ＶＬ’（ｇ’の斜線部分）は負荷に印加さ
れる電圧に相・似な成形である。
、ＢＫ相似な波形、Ｖｚはゼロクロス信号（ハイ・アク
ティブ）、Ｖｔはトリガー信号（ロー・アクティブ）で
ある。また、Ｖｚ（Ｅの斜Ｎ部分） ゛は負荷に印加
される電圧、ＶＬ’（ｇ’の斜線部分）は負荷に印加さ
れる電圧に相・似な成形である。
従って、第４図に示す如く、トリガーＯＮの時点、つま
りｔ、からサンプリングを開始し、次のゼロクロスポイ
ントまで、つまりｔａまでサンプリングし、そのサンプ
リング曲データＤ１ ＃ Ｄｔ ＃・・・・・・Ｄ。
りｔ、からサンプリングを開始し、次のゼロクロスポイ
ントまで、つまりｔａまでサンプリングし、そのサンプ
リング曲データＤ１ ＃ Ｄｔ ＃・・・・・・Ｄ。
の２乗、積算、平均、ルートの一連の演算を行なうと、
Ｖ 、／の実効値几ＭＳが求まる。この凡Ｍ８と出力電
圧の目標値８ｇＴｌ（、ＭＳの差がＯになるように位相
角タイマを増減すれば負荷電圧の制御がなされる訳であ
る。
Ｖ 、／の実効値几ＭＳが求まる。この凡Ｍ８と出力電
圧の目標値８ｇＴｌ（、ＭＳの差がＯになるように位相
角タイマを増減すれば負荷電圧の制御がなされる訳であ
る。
このように、トリガーｔ−ＯＮした時点、つまり位相角
タイマの割込み発生時点からサンプリングを開始するこ
とにより、そのときの負荷電圧の実効値ＲＭＳを求める
ことができる。
タイマの割込み発生時点からサンプリングを開始するこ
とにより、そのときの負荷電圧の実効値ＲＭＳを求める
ことができる。
ま九、商用電源は一般的に内部インピーダンス（平均的
には０．４６Ω程度）″にもりており、負荷を持続して
電流を流すと、延源′電圧が降下する。
には０．４６Ω程度）″にもりており、負荷を持続して
電流を流すと、延源′電圧が降下する。
そこで、負荷ＯＮ時の＊ＥＥＶｔ’の実効値ＲＭ８と負
荷ＯＦ Ｆ時の゛１王Ｖｔ“の実効値ＲＭ８’の差が一
定以上なかった場合、負荷或いは交流制御素子の故障（
異常）と見なし、リレー１３を動作させ、リレー接点１
３ｂを開き、電源をしゃ断する。
荷ＯＦ Ｆ時の゛１王Ｖｔ“の実効値ＲＭ８’の差が一
定以上なかった場合、負荷或いは交流制御素子の故障（
異常）と見なし、リレー１３を動作させ、リレー接点１
３ｂを開き、電源をしゃ断する。
さて、次に、ソフトウェアの動作について説明する。第
５図にフローチャートを示す。第５図において、サイク
ルＯ及びサイクル１は商用′＃／Ｌ源゛亀圧の電圧に和
尚する。すなわち、商用電源電圧の１波おきに位相角タ
イマを更新することＫなる。
５図にフローチャートを示す。第５図において、サイク
ルＯ及びサイクル１は商用′＃／Ｌ源゛亀圧の電圧に和
尚する。すなわち、商用電源電圧の１波おきに位相角タ
イマを更新することＫなる。
本実施例で使用のマイコン（ＭＰＵ）はμＣＯＭ７８１
１Ｇ（ＮＷＣ製）で、これはＡ／Ｄコンバータ付キの１
チツプ・８ビツト・マイクロコンピュータで、８ビット
ＣＰＵ、 ル０ＭＣ４にバイト）。
１Ｇ（ＮＷＣ製）で、これはＡ／Ｄコンバータ付キの１
チツプ・８ビツト・マイクロコンピュータで、８ビット
ＣＰＵ、 ル０ＭＣ４にバイト）。
ＲＡＭ（２５６バイト）、 Ａ／Ｄコンバータ（８アナ
ログ入力）、多機能１６ビツトタイマ／イベントφカウ
ンタ、８ビツトタイマ（２個）、汎用シリアル・インタ
ーフェース、工１０ポート（４０ビツト）１割込み機能
（外部３．内部８）などを１チツプに集積し友ものであ
る。動作説明に入る前に、本実施例で使用の機能につい
て説明する。
ログ入力）、多機能１６ビツトタイマ／イベントφカウ
ンタ、８ビツトタイマ（２個）、汎用シリアル・インタ
ーフェース、工１０ポート（４０ビツト）１割込み機能
（外部３．内部８）などを１チツプに集積し友ものであ
る。動作説明に入る前に、本実施例で使用の機能につい
て説明する。
■ 外部割込み（ＩＮＴＩ）・・・・・・これは、ｌＮ
Ｔ１に入力されるゼロクロス信号の立上りエツジ検出に
より割込みが発生し、割込みが許可されておれば割込み
ルーチンヘジャンプし、ゼロクロス割込み処理を行なう
。
Ｔ１に入力されるゼロクロス信号の立上りエツジ検出に
より割込みが発生し、割込みが許可されておれば割込み
ルーチンヘジャンプし、ゼロクロス割込み処理を行なう
。
■ タイマ機能・・・・・・２組の８ビツト・インター
バル・タイマ（ＴＩＭｈ、凡０．ＴＩＭＥＲＩ ）があ
り、各タイマはそれぞれ８ビツトのアップカウンタ。
バル・タイマ（ＴＩＭｈ、凡０．ＴＩＭＥＲＩ ）があ
り、各タイマはそれぞれ８ビツトのアップカウンタ。
８ビツトのコンパレータ、及び８ビツトのタイマ。レジ
スタ（ＴＭＯ，ＴＭＩ）から構成されている。
スタ（ＴＭＯ，ＴＭＩ）から構成されている。
動作は、ＴＭＯ或いはＴＭＩにインターバル時間を設定
し、タイマ・モード・レジスタ（ＴＭＭ）の指定により
アップカウンタを０からカウントアツプする。そして、
ＴＭＯ或いはＴＭＩの内容とアップカウンタの内容が一
致するとアップカウンタをクリアするとともに内部割込
みを発生する。
し、タイマ・モード・レジスタ（ＴＭＭ）の指定により
アップカウンタを０からカウントアツプする。そして、
ＴＭＯ或いはＴＭＩの内容とアップカウンタの内容が一
致するとアップカウンタをクリアするとともに内部割込
みを発生する。
この時タイマ割込みフラグ（Ｆ Ｔ Ｏ或はＦＴＩがセ
ットされる。割込みを受けつけるかフラグをチェックす
ることにより割込みフラグはリセットされる。本実施例
では、商用電源の周波数判別及び負向印加電圧の位相角
タイマに使用している。
ットされる。割込みを受けつけるかフラグをチェックす
ることにより割込みフラグはリセットされる。本実施例
では、商用電源の周波数判別及び負向印加電圧の位相角
タイマに使用している。
前用電源の周阪数判別では、ＴＭＯに２３Ｂをセットし
、ゼロクロスポイントを検出すると、ＴＭＭで指定し九
人カクロツク３８．４μｓｅｃ （クリスタル１０ＭＨ
ｚ使用時）でアップカウンタをＯからカウントアツプす
る。そして、次のゼロクロスポイントを検出し九時点で
タイマ割込みフラグＦＴＯをチェックし、ＦＴＯがセッ
トされていれば５ｏＨｚ、 ＩＪ上セツトままであれ
ば５ＱＨｚと判断する。というのは、ＴＭＯＫ２３８を
セットしたが、これは２３８Ｘ ３８，４μ５ｅｃ＝９
．１４ｍ５ｅｃで。
、ゼロクロスポイントを検出すると、ＴＭＭで指定し九
人カクロツク３８．４μｓｅｃ （クリスタル１０ＭＨ
ｚ使用時）でアップカウンタをＯからカウントアツプす
る。そして、次のゼロクロスポイントを検出し九時点で
タイマ割込みフラグＦＴＯをチェックし、ＦＴＯがセッ
トされていれば５ｏＨｚ、 ＩＪ上セツトままであれ
ば５ＱＨｚと判断する。というのは、ＴＭＯＫ２３８を
セットしたが、これは２３８Ｘ ３８，４μ５ｅｃ＝９
．１４ｍ５ｅｃで。
ＦＴＯがセットされるのはゼロクロスポイント検出から
９．１４ｍ５ｅｃ後となる。従って、ゼロクロスポイン
ト間は５０Ｈｚで１０ｍ５ｅｃ、６０Ｈｚで８．３ｍ５
ｅｃである九め、５０Ｈｚのみセットされる。この場合
はタイマ割込みは禁止している。位相角タイマの場合は
、ＴＩＭＥ几０のアップカウンタの入力クロックを１
、２ｍ５ｅｃとし、ＴＭＯに２５をセットする。ＴｌＭ
ｇＲ１のアップカウンタの入力クロックにはＴＩＭｈ３
Ｂ、０のアップカウンタとＴＭＯの一致信号、つまり、
２５ Ｘ １．２μ５ｅｃ＝３０．Ｏμｓｅｃとする。
９．１４ｍ５ｅｃ後となる。従って、ゼロクロスポイン
ト間は５０Ｈｚで１０ｍ５ｅｃ、６０Ｈｚで８．３ｍ５
ｅｃである九め、５０Ｈｚのみセットされる。この場合
はタイマ割込みは禁止している。位相角タイマの場合は
、ＴＩＭＥ几０のアップカウンタの入力クロックを１
、２ｍ５ｅｃとし、ＴＭＯに２５をセットする。ＴｌＭ
ｇＲ１のアップカウンタの入力クロックにはＴＩＭｈ３
Ｂ、０のアップカウンタとＴＭＯの一致信号、つまり、
２５ Ｘ １．２μ５ｅｃ＝３０．Ｏμｓｅｃとする。
また、ＴＭｌには位相角タイマ更新ルーチンで求めた位
相角タイマデータ（ＰＨＡＮＧＬ）をセットする。そし
て、ゼロクロスポイントでＴＩＭＦＲＯ／１のアップカ
ウンタを０からカウントアツプし、Ｔ ＩＭＩ、Ｒ１の
アップカウンタとＴＭＩの内容が一致すると、タイマ割
込みフラグ（ＦＴＩ）がセットされ、タイマ割込みルー
チンヘジャンプし、割込み処理を行なう。この場合、Ｔ
ＩＭＥＲＯの割込みは禁止しておく。
相角タイマデータ（ＰＨＡＮＧＬ）をセットする。そし
て、ゼロクロスポイントでＴＩＭＦＲＯ／１のアップカ
ウンタを０からカウントアツプし、Ｔ ＩＭＩ、Ｒ１の
アップカウンタとＴＭＩの内容が一致すると、タイマ割
込みフラグ（ＦＴＩ）がセットされ、タイマ割込みルー
チンヘジャンプし、割込み処理を行なう。この場合、Ｔ
ＩＭＥＲＯの割込みは禁止しておく。
■ アナログ／デジタル・コンバータ（Ａ／ＤＣ）機能
・・・・・・８アナログ入力（ＡＮＯ〜ＡＮ７）の内、
ＡＮＩに商用′電源電圧に相似な電圧Ｅ′を入力する。
・・・・・・８アナログ入力（ＡＮＯ〜ＡＮ７）の内、
ＡＮＩに商用′電源電圧に相似な電圧Ｅ′を入力する。
ＡＮＩの入力波形ｔ−Ａ／Ｄ変換し、その結果は４１固
のレジスタＣＲＯ−＋ＣＲ１→Ｃ凡２→Ｃ凡３にｊ献次
ストアされ、４個のレジスタに変換値がそろうと、内部
割込みが発生するとともにＡ／ＤＣ割込みフラグ（ＦＡ
Ｄ）がセットされる。Ａ／Ｄｉ換は、割込みが受けつげ
られたか否かに関係なく、再びＣＲＯから順に繰り返す
。ただし、Ａ／ＤＣのスタートはＡ／Ｄチャネルモード
・レジスタ（ＡＮＭ）で指定できる。割込みが父けりけ
られるとにＡｔ）はリセットされる。
のレジスタＣＲＯ−＋ＣＲ１→Ｃ凡２→Ｃ凡３にｊ献次
ストアされ、４個のレジスタに変換値がそろうと、内部
割込みが発生するとともにＡ／ＤＣ割込みフラグ（ＦＡ
Ｄ）がセットされる。Ａ／Ｄｉ換は、割込みが受けつげ
られたか否かに関係なく、再びＣＲＯから順に繰り返す
。ただし、Ａ／ＤＣのスタートはＡ／Ｄチャネルモード
・レジスタ（ＡＮＭ）で指定できる。割込みが父けりけ
られるとにＡｔ）はリセットされる。
■ ポート機能・・・・・・全ボートとも、出力ラッチ
付き人出力ボートである。各ポートの入／出力指定ハ各
モード・レジスタにて設定する。
付き人出力ボートである。各ポートの入／出力指定ハ各
モード・レジスタにて設定する。
さて、第５図において、ｔ＃を投入すると、５ＴＥＰＩ
：初期設定を行なう。つまり、各ボートのリセット、
全てのＲＡＭのクリア、そして、電源電圧の周波数の検
出を行なう（を線電圧の周波数検出については前述した
ので省略する）。
：初期設定を行なう。つまり、各ボートのリセット、
全てのＲＡＭのクリア、そして、電源電圧の周波数の検
出を行なう（を線電圧の周波数検出については前述した
ので省略する）。
５ＴＥＰ２ ：ゼロクロスポイントを検出するまで待つ
。これは５ＴＥＰ２ａのゼロクロス割込みルーチンにて
、ゼロクロスフラグ（ＺＣＰＦＬＧ）ｔセットすること
により判別する。ｚＣＰｆｌｌＬＧがセットされていれ
ば、５ＴＥＰ３へ進むとともにＺ ＣＰ Ｆ Ｌ Ｇを
リセットする。
。これは５ＴＥＰ２ａのゼロクロス割込みルーチンにて
、ゼロクロスフラグ（ＺＣＰＦＬＧ）ｔセットすること
により判別する。ｚＣＰｆｌｌＬＧがセットされていれ
ば、５ＴＥＰ３へ進むとともにＺ ＣＰ Ｆ Ｌ Ｇを
リセットする。
５ＴＥＰ３ ： ５ＴＥＰ２と同様、ゼロクロスポイン
トを検出（ＺＣＰＦＬＧがセットされるまで）するまで
待つ。
トを検出（ＺＣＰＦＬＧがセットされるまで）するまで
待つ。
５ＴＥＰ２〜５ＴＥＰ３までがサイク／Ｉ１０であるが
、この間に５ＴＥＰ２ａ−８ＴＥＰ２ｃの割込み処理を
行なう。
、この間に５ＴＥＰ２ａ−８ＴＥＰ２ｃの割込み処理を
行なう。
５ＴＥＰ２ａ ：この割込みルーチンはゼロクロス信号
の立上りエッジヲ検出することｋよりコールされる。こ
こでは、Ｚ ＣＰ Ｆ Ｌ Ｇをセットし、トリガー信
号をＯＦＦ （ハイレベル）する。そして、ＴＭＩＫ位
相角タイマ・デーｐ （ＰＨＡＮＧＬ）をセットし、Ｔ
ＩＭＷＲＯ／１をスタートする。
の立上りエッジヲ検出することｋよりコールされる。こ
こでは、Ｚ ＣＰ Ｆ Ｌ Ｇをセットし、トリガー信
号をＯＦＦ （ハイレベル）する。そして、ＴＭＩＫ位
相角タイマ・デーｐ （ＰＨＡＮＧＬ）をセットし、Ｔ
ＩＭＷＲＯ／１をスタートする。
５ＴＥＰ２ｂ ：この割込みルーチンは、５ＴＥＰ２ａ
でセットした位相角タイマによりコールされる。
でセットした位相角タイマによりコールされる。
ここでは、ＴＩＭｇｆＬＯ／１をストップし、負荷印加
電圧ＯＮであれば、トリガー信号をＯＮ（ローレベル）
する。また、負荷印加電圧ＯＦ Ｆであれば、トリガー
信号は０１＝’ Ｆのままとする。
電圧ＯＮであれば、トリガー信号をＯＮ（ローレベル）
する。また、負荷印加電圧ＯＦ Ｆであれば、トリガー
信号は０１＝’ Ｆのままとする。
そして、Ａ／Ｄ変換管スタートするとともにＡ／Ｄ割込
みフラグ（ＰＡＤ）をリセットし、Ａ／ＤＣ割込みを許
可する（ ５ＴＥＰ２ａ−８ＴＥＰ２ｂ間ではＡ／ＤＣ
割込みは禁止状態である）。
みフラグ（ＰＡＤ）をリセットし、Ａ／ＤＣ割込みを許
可する（ ５ＴＥＰ２ａ−８ＴＥＰ２ｂ間ではＡ／ＤＣ
割込みは禁止状態である）。
５ＴＥＰ２ｃ ：この割込みは、５ＴＥＰ２ｂでＡ／Ｄ
変換をスタートしてから、２３０μｓｅｃととにコール
される。ここでは、レジスタＣＲＩ３の内容Ｄ１をサン
プリング・バッファ・レジスタＳＭＰＩＫストアする。
変換をスタートしてから、２３０μｓｅｃととにコール
される。ここでは、レジスタＣＲＩ３の内容Ｄ１をサン
プリング・バッファ・レジスタＳＭＰＩＫストアする。
この割込みは、次のゼロクロスポイントを検出するまで
、つまり、ゼロクロス割込みルーチア（５ＴＥＰ３ａ
）がコールされるまで％ ２３０μＳｅＣごとにコール
される。また、各側込みごとＩＣＣＲ３の内容Ｄｔ、Ｄ
、ｌ・・・・・・Ｄｔｔは各サンプリング・バッファ・
レジスタＳＭＰ２．ＳＭＰ３゜・・・・・・、８ＭＰＮ
Ｋそれぞれストアされる。
、つまり、ゼロクロス割込みルーチア（５ＴＥＰ３ａ
）がコールされるまで％ ２３０μＳｅＣごとにコール
される。また、各側込みごとＩＣＣＲ３の内容Ｄｔ、Ｄ
、ｌ・・・・・・Ｄｔｔは各サンプリング・バッファ・
レジスタＳＭＰ２．ＳＭＰ３゜・・・・・・、８ＭＰＮ
Ｋそれぞれストアされる。
５ＴＥＰ３ａ：この割込みルーチンは、５ＴＥＰ２ａと
同様で、ゼロクロス信号の立上りエツジでコールされ、
ＺＣＰＰＬＧのセット、トリガー信号のＯＦＦ、ＴＩＭ
Ｅ几０／１のスタート及び、Ａ／Ｄ割込みの禁止を行な
う。
同様で、ゼロクロス信号の立上りエツジでコールされ、
ＺＣＰＰＬＧのセット、トリガー信号のＯＦＦ、ＴＩＭ
Ｅ几０／１のスタート及び、Ａ／Ｄ割込みの禁止を行な
う。
５ＴＥＰ３ｂ ：この割込みルーチンは、５ＴＥＰ２ｂ
と同様に位相角タイマ（ＴＭＩ）によりコールされるが
、５ＴＥＰ２ｂと異なるのは、Ａ／ＤＣ割込みは禁止の
ままにしておく。従って、サイクル１ではＡ／Ｄ変換は
やらない。
と同様に位相角タイマ（ＴＭＩ）によりコールされるが
、５ＴＥＰ２ｂと異なるのは、Ａ／ＤＣ割込みは禁止の
ままにしておく。従って、サイクル１ではＡ／Ｄ変換は
やらない。
５ＴＥＰ４ ：サイクル０ （５ＴＥＰ２ｃ ）でサン
プリングしたデータの２乗積算値（８ＵＭＳ（１）を求
める。
プリングしたデータの２乗積算値（８ＵＭＳ（１）を求
める。
ＳＵＭＳＱｋＬ＝８ＭＰ１”＋ＳＭＰ２’＋・・・・・
・＋ＳＭＰＮ！・・・・・・・・・・・・（１） ＳＴＥＰ５：（１）式から平均（１ｆ（ＡＶＢ）ｔ−求
ａｆ＞ル。
・＋ＳＭＰＮ！・・・・・・・・・・・・（１） ＳＴＥＰ５：（１）式から平均（１ｆ（ＡＶＢ）ｔ−求
ａｆ＞ル。
ココテ、８ＭＰＴＩＭは５０Ｈｚの場合、４３で６０Ｈ
ｚの場合、３６である。
ｚの場合、３６である。
次に、（２）式の平方根（ｋＬｏｏＴ） ｔ−求める。
ＲＯ（Ｊ’ｒ ＝ ｆｉハ馬璽 ・曲間・・・（
３）このｋＬｏｕ’ｒが、負荷に印加される′１４Ｌ土
の失効値である。ま九、この１ＬＯＯ’ｌ”がトリガー
信号時のものであればＲＭＳにストアし、トリガ−０Ｆ
ＩＩ′時であれば、ｌ（、ＭＳにストアする。
３）このｋＬｏｕ’ｒが、負荷に印加される′１４Ｌ土
の失効値である。ま九、この１ＬＯＯ’ｌ”がトリガー
信号時のものであればＲＭＳにストアし、トリガ−０Ｆ
ＩＩ′時であれば、ｌ（、ＭＳにストアする。
５ＴＥＰ６ ： ５ＴＥＰ５で求めた１４Ｍ８と負荷印
加′電圧の目標値（８ＷＴ几Ｍ８）の差Ｅ九ＭＳ＝ＳＬ
ｕＴ九ＭＳ−ｆＬＭＳｆ求め、このＩ！２凡Ｍ８を前回
の位相角タイマ・データ（ＰＨＡＮａｌ、）から引き、
その結果をＰｈ１ＡＮＧＬにストアし、位相角タイマを
更新する。
加′電圧の目標値（８ＷＴ几Ｍ８）の差Ｅ九ＭＳ＝ＳＬ
ｕＴ九ＭＳ−ｆＬＭＳｆ求め、このＩ！２凡Ｍ８を前回
の位相角タイマ・データ（ＰＨＡＮａｌ、）から引き、
その結果をＰｈ１ＡＮＧＬにストアし、位相角タイマを
更新する。
５ＴＥＰ７ ： ５ＴＥＰ５で求めた凡ＭＳ’ ＲＭＳ
の差（ｉ４ＭＧＲＭｓ）ｔ−求める。ただし、ＲＭＳ’
と几ＭＳの位相角タイマは等しい場合である。つまり、
５ＴＥＰ６において、位相角タイマ・データを更新する
わけであるが、負荷ＯＦ ）”の場合は、負 ゛荷Ｏ
Ｎ時の最後の位相角タイマ・データのままにしておく。
の差（ｉ４ＭＧＲＭｓ）ｔ−求める。ただし、ＲＭＳ’
と几ＭＳの位相角タイマは等しい場合である。つまり、
５ＴＥＰ６において、位相角タイマ・データを更新する
わけであるが、負荷ＯＦ ）”の場合は、負 ゛荷Ｏ
Ｎ時の最後の位相角タイマ・データのままにしておく。
５ＴＥＰ８ ： ＷＭＧＲＭＳが異常判別データＩ！２
Ｍ）ｔ、０以上かどうかを判断する。ＥＭＧＲＡ４Ｓ（
ＭＭ凡Ｇなら正常と見なし、５ＴＥＰ２へ尿る。ＷＭＧ
Ｉ（ＭＳ≧ｈｓＭルＧなら異常と見なし５ＴＥＰ９へジ
ャンプする。
Ｍ）ｔ、０以上かどうかを判断する。ＥＭＧＲＡ４Ｓ（
ＭＭ凡Ｇなら正常と見なし、５ＴＥＰ２へ尿る。ＷＭＧ
Ｉ（ＭＳ≧ｈｓＭルＧなら異常と見なし５ＴＥＰ９へジ
ャンプする。
５ＴＥＰ９ ：リレー１３をＯＮし、リレー接点１３ａ
を開き、゛１源をしゃ断する。
を開き、゛１源をしゃ断する。
以上説明したソフトウェアの動作音〜１ＰＬ１１６に行
なわせることにより、フィードバック回路を有すること
なく正確な閉ループ負荷電圧制−を行なうことが出来る
。
なわせることにより、フィードバック回路を有すること
なく正確な閉ループ負荷電圧制−を行なうことが出来る
。
（効果）
不発明は以上述べた通りのものであり、本％明に係る負
荷１圧制御装置によれば、負荷印加電圧を検出する回路
が不要となるため、コンパクトでかつ経済的である。ま
た、種度の良い安定化電源装置が得られる。
荷１圧制御装置によれば、負荷印加電圧を検出する回路
が不要となるため、コンパクトでかつ経済的である。ま
た、種度の良い安定化電源装置が得られる。
第１図は本発明の一実施例に係る負荷電圧制御装置の回
路ブロック図、第２図は従来例に係る負荷電圧制御装置
の回路ブロック図、第３図は本発明に係る回路ブロック
図の各部の波形を示す図、第４図は同、′１源゛電圧サ
ンプリング波形図、第５図は制御動作のフローチャート
である。 １・・・・・・父流電源、１５・・・・・・ゼロクロス
信号発生ｆｆＱｌ、１６・・・・・・マイクロコンピュ
ータ。 第１図
路ブロック図、第２図は従来例に係る負荷電圧制御装置
の回路ブロック図、第３図は本発明に係る回路ブロック
図の各部の波形を示す図、第４図は同、′１源゛電圧サ
ンプリング波形図、第５図は制御動作のフローチャート
である。 １・・・・・・父流電源、１５・・・・・・ゼロクロス
信号発生ｆｆＱｌ、１６・・・・・・マイクロコンピュ
ータ。 第１図
Claims (1)
- 商用電源電圧を入力し、該入力電圧の瞬時値をＡ／Ｄ変
換して、該変換データから位相角を決定することにより
、出力電圧を一定に保持するデジタル位相制御装置にお
いて、該Ａ／Ｄ変換を出力ＯＮタイミングから開始し、
次のゼロクロスポイントまでとすると共に、該Ａ／Ｄ変
換の瞬時データの２乗、積算、平均、平方根の演算を行
ない、出力電圧の実効値を求め、この演算結果と、負荷
に供給すべき予め記憶された実効値とを比較し、この比
較結果に基づき制御する様にしたことを特徴とする負荷
電圧制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2354585A JPS61183722A (ja) | 1985-02-12 | 1985-02-12 | 負荷電圧制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2354585A JPS61183722A (ja) | 1985-02-12 | 1985-02-12 | 負荷電圧制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183722A true JPS61183722A (ja) | 1986-08-16 |
Family
ID=12113442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2354585A Pending JPS61183722A (ja) | 1985-02-12 | 1985-02-12 | 負荷電圧制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183722A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393019A (ja) * | 1986-10-07 | 1988-04-23 | Sharp Corp | 負荷供給電力制御装置 |
| JPS63107420A (ja) * | 1986-10-23 | 1988-05-12 | 松下電工株式会社 | 自動電圧切替回路 |
| WO2004073148A3 (en) * | 2002-11-06 | 2004-12-29 | Crydom Ltd | Ac voltage regulator apparatus and method |
| CN109313460A (zh) * | 2016-09-09 | 2019-02-05 | 理化工业株式会社 | 交流电力调整器 |
-
1985
- 1985-02-12 JP JP2354585A patent/JPS61183722A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393019A (ja) * | 1986-10-07 | 1988-04-23 | Sharp Corp | 負荷供給電力制御装置 |
| JPS63107420A (ja) * | 1986-10-23 | 1988-05-12 | 松下電工株式会社 | 自動電圧切替回路 |
| WO2004073148A3 (en) * | 2002-11-06 | 2004-12-29 | Crydom Ltd | Ac voltage regulator apparatus and method |
| CN109313460A (zh) * | 2016-09-09 | 2019-02-05 | 理化工业株式会社 | 交流电力调整器 |
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