JPS6118188A - 半導体レ−ザ装置 - Google Patents
半導体レ−ザ装置Info
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- JPS6118188A JPS6118188A JP13792984A JP13792984A JPS6118188A JP S6118188 A JPS6118188 A JP S6118188A JP 13792984 A JP13792984 A JP 13792984A JP 13792984 A JP13792984 A JP 13792984A JP S6118188 A JPS6118188 A JP S6118188A
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- JP
- Japan
- Prior art keywords
- laser chip
- bonding
- semiconductor laser
- sub
- submount
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は光通信・光情報処理等で用いられる半導体レー
ザ装置に関するものである。
ザ装置に関するものである。
（従来例の構成とその問題点〕
近年、半導体レーデは、小型、軽量、高効率といった特
徴のために応用分野が拡大しつつある。
徴のために応用分野が拡大しつつある。
ところで、半導体レーザは第１図に示すように半導体レ
ーデチップ１ 、 Ｓｔサプマウン） ３ 、 Ｃｕヒ
ートシンク４で構成されている。ここでＳｔサブマウン
ト３は、量産性の向上やＣｕとＧａＡｓとの熱膨張係数
の差を緩和するという働きをしている。
ーデチップ１ 、 Ｓｔサプマウン） ３ 、 Ｃｕヒ
ートシンク４で構成されている。ここでＳｔサブマウン
ト３は、量産性の向上やＣｕとＧａＡｓとの熱膨張係数
の差を緩和するという働きをしている。
ここで問題となるのハ、半導体レーデチップ１とＳｔサ
ブマウント３の・密着性である。従莱は半導体レーザチ
ップの密着性にばらつきが多く、接着強度が低く、熱抵
抗が大きいものも、数多く見られた。そして接着された
半導体レーデチップ１と、Ｓｔサブマウント３をはがす
と、その接着面は第２図のような接着面６の実際に接着
されている部分である周辺部７のみの接着や部分的な接
着が多かった。５は活性層を示す。高性能化のためＫ、
半導体レーデチップの端面をコーティングした場合、コ
ート剤が接着面の周辺部にまわり込むことが十分に考え
られるが、このような半導体レーザチップでは、十分な
接着強度は得られない。
ブマウント３の・密着性である。従莱は半導体レーザチ
ップの密着性にばらつきが多く、接着強度が低く、熱抵
抗が大きいものも、数多く見られた。そして接着された
半導体レーデチップ１と、Ｓｔサブマウント３をはがす
と、その接着面は第２図のような接着面６の実際に接着
されている部分である周辺部７のみの接着や部分的な接
着が多かった。５は活性層を示す。高性能化のためＫ、
半導体レーデチップの端面をコーティングした場合、コ
ート剤が接着面の周辺部にまわり込むことが十分に考え
られるが、このような半導体レーザチップでは、十分な
接着強度は得られない。
また従来は第３図に示すように、半導体レーデチップの
周囲に、接着半田剤である金属蒸着層Ｓｎ２の盛シ上が
シ部８を生じる場合がある。半導体レーデチラノの活性
層５はＳｉサブマウント３に非常に接近しているため、
この金属蒸着層Ｓｎ２の盛り上がりによって、しばしば
短絡が起こる。またこのＳｎの盛り上がり部８によって
出射光がけられることをさけるため半導体レーザチップ
１の前面稜線は、Ｓ１サブマウント３の前面稜線より、
数μｍ前に出してボンディングする必要がある。このた
め、ボンディング作業に困難をきたす上に、半導体レー
ザチ７グ１と、Ｓｉサブマウントの向きが揃いにくいと
いう欠点がある。
周囲に、接着半田剤である金属蒸着層Ｓｎ２の盛シ上が
シ部８を生じる場合がある。半導体レーデチラノの活性
層５はＳｉサブマウント３に非常に接近しているため、
この金属蒸着層Ｓｎ２の盛り上がりによって、しばしば
短絡が起こる。またこのＳｎの盛り上がり部８によって
出射光がけられることをさけるため半導体レーザチップ
１の前面稜線は、Ｓ１サブマウント３の前面稜線より、
数μｍ前に出してボンディングする必要がある。このた
め、ボンディング作業に困難をきたす上に、半導体レー
ザチ７グ１と、Ｓｉサブマウントの向きが揃いにくいと
いう欠点がある。
（発明の目的）
本発明は上記欠点に鑑み、端面をコートした半導体レー
ザチップにも十分なる接着強度が得られ、接着用半田盛
り上がりによる短絡現象も生じにくい、半導体レーザ装
置を提供するものである。
ザチップにも十分なる接着強度が得られ、接着用半田盛
り上がりによる短絡現象も生じにくい、半導体レーザ装
置を提供するものである。
（発明の構成）
この目的を達成するために本発明の半導体レーザ装置は
、半導体レーザチップが凸部を有するサブマウントの前
記凸部の表面に接着されており、さらにこのＳｉサブマ
ウントの接着部は、半導体し一チップよりも小さく構成
されている。
、半導体レーザチップが凸部を有するサブマウントの前
記凸部の表面に接着されており、さらにこのＳｉサブマ
ウントの接着部は、半導体し一チップよりも小さく構成
されている。
（実施例の説明）
以下本発明の一実施例について図面を参照しながら説明
する。
する。
本発明で提供するＳｉサブマウントは、第４図（ａ）及
び第４図（ｂ）に示す形状をしている。Ｓｔウェノ・−
に、１回のエツチングを行なって、５μｍ以上の高さの
突起をつけ、その上に、Ｎｉドライメッキを行ない、さ
らにＣｒ＋ Ｎｉ−Ｃｒ＋ Ｎｉ＋ Ｓｎの蒸着を行な
う。
び第４図（ｂ）に示す形状をしている。Ｓｔウェノ・−
に、１回のエツチングを行なって、５μｍ以上の高さの
突起をつけ、その上に、Ｎｉドライメッキを行ない、さ
らにＣｒ＋ Ｎｉ−Ｃｒ＋ Ｎｉ＋ Ｓｎの蒸着を行な
う。
次にダイシング加工を行なって、図のような突起１１を
有するＳｉサブマウント９．１０を得る。半導体レーザ
テッゾのポンディングは、Ｈ２とＮ２雰囲抵中で３００
〜３２０℃に加熱することにより、この突起１１上に行
なう。この突起１１は、半導体レーザチップより小さい
突起であるために、接着後は第５図に示すような状態に
なる。このように、コート剤がまわシ込む半導体レーザ
チッゾの周辺部分を接着に寄与させることなく、接着を
確実にすることができる。また、Ｓｎの盛シ上がシは生
じない。また、第４図（ｂ）のように突起平坦部の前面
稜線をサブマウント本体の前面稜線より内側にあるサブ
マウントを用いることにより、半導体レーザチッグの前
面稜線とサブマウント本体の前面稜ａを合わせてボンデ
ングすることが可能となる。これによって位置は、容易
に、かつ正確になる。
有するＳｉサブマウント９．１０を得る。半導体レーザ
テッゾのポンディングは、Ｈ２とＮ２雰囲抵中で３００
〜３２０℃に加熱することにより、この突起１１上に行
なう。この突起１１は、半導体レーザチップより小さい
突起であるために、接着後は第５図に示すような状態に
なる。このように、コート剤がまわシ込む半導体レーザ
チッゾの周辺部分を接着に寄与させることなく、接着を
確実にすることができる。また、Ｓｎの盛シ上がシは生
じない。また、第４図（ｂ）のように突起平坦部の前面
稜線をサブマウント本体の前面稜線より内側にあるサブ
マウントを用いることにより、半導体レーザチッグの前
面稜線とサブマウント本体の前面稜ａを合わせてボンデ
ングすることが可能となる。これによって位置は、容易
に、かつ正確になる。
（発明の効果）
以上のように本発明は、突起を持ったＳｉサブマウント
を用いることにより、半導体レーザチッゾとサブマウン
トの接着を確実にし、熱抵抗を減少させると同時に、短
絡による不良を著しく減少させるために、その実用的効
果は大なるものがある。
を用いることにより、半導体レーザチッゾとサブマウン
トの接着を確実にし、熱抵抗を減少させると同時に、短
絡による不良を著しく減少させるために、その実用的効
果は大なるものがある。
第１図は従来の半導体レーデ装置の構成を示す図、
第２図は第１図の半導体レーザチッグヲｓｉサブマウン
トからはがした時の接着面の様子を示す図、第３図は半
導体レーデチップとＳｉサブマウントの接着部の拡大図
、 第４図は本発明の一実施例におけるＳｉサブマウントの
斜視図、 第５図は、第４図のＳｉサブマウントを用いた半導体レ
ーデ装置を示す図である。 １・・・半導体レーザチッグ、２・・・金属蒸着層（主
ＫＳｉ）、３・・・Ｓｉサブマウント、４・・・Ｃｕヒ
ートシンク、５・・・活性層、６・・・接着面、７・・
・周辺部、８・・・盛り上がり部、９・・・本発明によ
るＳｉサブマウント（ａ）、１０・・・本発明によるＳ
ｉサブマウント（ｂ）、１１・・・突起。 第１図 第２図 第３図 第４図 （ｂ） 第５図
トからはがした時の接着面の様子を示す図、第３図は半
導体レーデチップとＳｉサブマウントの接着部の拡大図
、 第４図は本発明の一実施例におけるＳｉサブマウントの
斜視図、 第５図は、第４図のＳｉサブマウントを用いた半導体レ
ーデ装置を示す図である。 １・・・半導体レーザチッグ、２・・・金属蒸着層（主
ＫＳｉ）、３・・・Ｓｉサブマウント、４・・・Ｃｕヒ
ートシンク、５・・・活性層、６・・・接着面、７・・
・周辺部、８・・・盛り上がり部、９・・・本発明によ
るＳｉサブマウント（ａ）、１０・・・本発明によるＳ
ｉサブマウント（ｂ）、１１・・・突起。 第１図 第２図 第３図 第４図 （ｂ） 第５図
Claims (2)
- （１）凸部を有するサブマウントの前記凸部の頂面に、
前記頂面よりも大きい底面を有するレーザチップが接着
されていることを特徴とする半導体レーザ装置。 - （２）凸部頂面の前面稜線がサブマウレト本体の前面稜
線より内側にあることを特徴とする特許請求の範囲第（
１）項記載の半導体レーザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792984A JPS6118188A (ja) | 1984-07-05 | 1984-07-05 | 半導体レ−ザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792984A JPS6118188A (ja) | 1984-07-05 | 1984-07-05 | 半導体レ−ザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118188A true JPS6118188A (ja) | 1986-01-27 |
Family
ID=15209983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13792984A Pending JPS6118188A (ja) | 1984-07-05 | 1984-07-05 | 半導体レ−ザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118188A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227084A (ja) * | 1990-01-31 | 1991-10-08 | Mitsubishi Electric Corp | 半導体組立方法 |
| JP2008198781A (ja) * | 2007-02-13 | 2008-08-28 | Sharp Corp | 窒化物半導体レーザ装置とその製造方法 |
| JP2008205326A (ja) * | 2007-02-22 | 2008-09-04 | Sanyo Electric Co Ltd | サブマウント及びこれを用いた半導体装置 |
-
1984
- 1984-07-05 JP JP13792984A patent/JPS6118188A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227084A (ja) * | 1990-01-31 | 1991-10-08 | Mitsubishi Electric Corp | 半導体組立方法 |
| JP2008198781A (ja) * | 2007-02-13 | 2008-08-28 | Sharp Corp | 窒化物半導体レーザ装置とその製造方法 |
| JP2008205326A (ja) * | 2007-02-22 | 2008-09-04 | Sanyo Electric Co Ltd | サブマウント及びこれを用いた半導体装置 |
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