JP2008205326A - サブマウント及びこれを用いた半導体装置 - Google Patents

Abstract

【課題】半導体素子の接合不具合を抑制することによって、素子特性の低下を抑制することが可能なサブマウントを提供する。
【解決手段】このサブマウント１０は、サブマウント基板１１と、サブマウント基板１１の上面上に形成され、半導体レーザ素子２０を接合するための半田層１４と、半田層１４よりも小さい平面積を有するとともに、サブマウント基板１１と半田層１４との間に形成されたスペーサ層１５とを備えている。このスペーサ層１５は、Ｎｉ（ニッケル）から構成されているとともに、半田層１４は、共晶系はんだ材であるＡｕＳｎから構成されている。また、半田層１４の上面の所定領域には、スペーサ層１５によって、段差部１４ａが形成されている。
【選択図】図１１

Description

この発明は、サブマウント及びこのサブマウントを用いた半導体装置に関し、特に、半導体素子が搭載されるサブマウント及びこのサブマウントを用いた半導体装置に関する。

近年、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｋ Ｒｅｃｏｒｄａｂｌｅ）やＤＶＤ−Ｒ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ Ｒｅｃｏｒｄａｂｌｅ）などの光ディスクシステムの光源に用いられる半導体装置では、高出力化のニーズが益々高くなってきている。それに伴って、半導体装置に搭載される半導体素子が長尺化される（共振器長が長くなる）傾向にある。また、半導体素子の消費電力も大きくなり、半導体素子の駆動時の発熱量が大きくなってきている。

このような半導体素子で発生する熱を外部に放熱するために、従来の半導体装置では、半導体素子の裏面側に銅や鉄などの金属材料からなるヒートシンクが放熱部材として設けられている。また、半導体素子とヒートシンクとの熱膨張係数の差に起因する応力や歪みなどの発生を抑制するために、ヒートシンクと半導体素子との間には、半導体素子の基板材料と比較的熱膨張係数が近く、かつ、熱伝導性の良好な材料からなるサブマウントが配設されている。また、半導体素子は、半田などの接合材を用いてサブマウント上に接合されている。このようなサブマウントは、たとえば、特許文献１に記載されている。

図１６および図１７は、従来のサブマウント上に半導体素子を接合する方法を示す概略断面図である。図１６および図１７を参照して、従来のサブマウント５００上に半導体素子５１０を接合する方法について説明する。まず、図１６に示すように、サブマウント５００を、ヒータステージ５２０上に載置するとともに、ピックアップコレット５３０によって、半導体素子５１０をサブマウント５００上に移動させる。次に、図１７に示すように、ヒータステージ５２０によりサブマウント５００の半田層５０１が溶融する温度まで加熱する。そして、この状態で半導体素子５１０を半田層５０１に接触させるとともに、ピックアップコレット５３０により半導体素子５１０に加重を加える。なお、ピックアップコレット５３０により半導体素子５１０に加重を加えるのは、半導体素子５１０とサブマウント５００との接合強度を向上させるためである。その後、ヒータステージ５２０の加熱を停止し、半田層５０１が固化するまで冷却する。なお、ピックアップコレット５３０は、半導体素子５１０が動かないように半田層５０１が固化するまで加重を加えた状態にしておく。このようにして、半導体素子５１０が、半田層５０１によってサブマウント５００上に接合される。
特開２００３−２５８３６０号公報

しかしながら、上記した従来のサブマウント５００上に長尺形状の半導体素子を接合する場合には、ピックアップコレット５３０によって半導体素子に均一に加重を加えることが困難になるため、半導体素子の一部に接合不具合が生じるという不都合があった。

一方、半導体素子は熱膨張係数の異なる複数の半導体層が複雑な形状で積層された構造を有しているため、半導体素子を長尺化することによって、半導体素子に反りが発生する場合がある。このような反りを有する半導体素子を、上記した従来のサブマウント５００上に接合する場合には、反りの部分で接合不具合が生じるという不都合もあった。

このように、従来のサブマウント５００では、長尺化した半導体素子を接合する場合に、半導体素子の接合不具合を抑制することが困難になるため、半導体素子の駆動時に生じた熱を効率良くサブマウント５００に伝達させることが困難になるという不都合があった。このため、半導体素子の温度を低下させることが困難になるため、半導体素子の温度上昇により、半導体素子の発光特性（素子特性）が低下するという問題点があった。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、半導体素子の接合不具合を抑制することによって、素子特性の低下を抑制することが可能なサブマウント及びそのサブマウントを用いた半導体装置を提供することである。

上記目的を達成するために、この発明の第１の局面によるサブマウントは、サブマウント基板と、サブマウント基板の主表面上に形成され、半導体素子を接合するための接合層とを備えている。そして、溶融前の接合層には、段差部が形成されている。

この第１の局面によるサブマウントでは、上記のように、溶融前の接合層に段差部を形成することによって、長尺化により反りが生じている半導体素子を接合する際に、その反りに対応するように接合層の所定の領域を上方に突出させることができるので、反り部分の直下において接合材の量が少なくなるのを抑制することができる。すなわち、半導体素子を接合層に接触させた際に、半導体素子の反り部分において、接合層と半導体素子との間に生じる隙間が大きくなるのを抑制することができる。このため、半導体素子の反り部分で接合不具合が生じるのを抑制することができるので、均一な接合状態で半導体素子をサブマウント上に接合することができる。これにより、半導体素子の駆動時に生じた熱を効率良くサブマウントに伝達させることができるので、半導体素子の温度上昇を抑制することができる。その結果、半導体素子の発光特性（素子特性）が低下するのを抑制することができる。

また、第１の局面では、溶融前の接合層に段差部を形成することによって、接合層の所定領域を上方に突出させることができるので、長尺化した半導体素子のようなピックアップコレットによって均一に加重を加えることが困難な半導体素子であっても、ピックアップコレットにより半導体素子に加重を加えた際に、半導体素子の全面にほぼ均一に加重が加わるようにすることができる。このため、半導体素子の一部に接合不具合が生じるのを抑制することができるので、これによっても、素子特性が低下するのを抑制することができる。

なお、第１の局面では、サブマウントを上記のように構成することによって、ピックアップコレットにより半導体素子に加える加重を小さくした場合でも、半導体素子の接合不具合を抑制することができるので、半導体素子をサブマウント上に接合する際に、半導体素子に応力や歪みなどが加わるのを抑制することができる。このため、これによっても、素子特性が低下するのを抑制することができるとともに、半導体素子の破損を抑制することができる。また、サブマウントを上記のように構成することによって、接合層の厚みを小さくした場合でも、半導体素子の接合不具合を抑制することができるので、接合層の厚みを小さくすることによって、ピックアップコレットにより半導体素子に加重を加えた際に、半導体素子とサブマウントとの間から流れ出す接合材の量を低減することができる。このため、サブマウントの主表面上に接合材が溶け広がるの抑制することができるので、接合材が溶け広がることに起因する種々の不都合を抑制することができる。たとえば、サブマウントの主表面上に接合材が溶け広がることに起因して、ワイヤーボンドを行う領域を確保するのが困難になるという不都合が生じるのを抑制することができる。また、１つの基板上に半導体レーザ光を出射する素子部が２つ形成された、いわゆる２波長半導体レーザ素子などをサブマウント上に接合した場合には、流れ出した接合材によって、一方の素子部と他方の素子部とが電気的に短絡するという不都合が生じるのを抑制することができる。

上記第１の局面によるサブマウントにおいて、好ましくは、接合層よりも小さい平面積を有するスペーサ層をさらに備え、スペーサ層が、サブマウント基板と接合層との間に形成されることによって、接合層に段差部が形成される。このように構成すれば、容易に、接合層の主表面に段差部を形成することができるので、長尺化した半導体素子をサブマウント上に接合する場合でも、容易に、半導体素子の接合不具合を抑制することができる。これにより、容易に、半導体素子の素子特性が低下するのを抑制することができる。

この発明の第２の局面によるサブマウントは、サブマウント基板と、サブマウント基板の主表面上に形成され、半導体素子を接合するための接合層と、接合層よりも小さい平面積を有するとともに、サブマウント基板と接合層との間に形成されたスペーサ層とを備えている。

この第２の局面によるサブマウントでは、上記のように、サブマウント基板と接合層との間に、接合層よりも小さい平面積を有するスペーサ層を形成することによって、接合層の主表面に段差部を形成することができるので、長尺化により反りが生じている半導体素子を接合する際に、その反りに対応するように接合層の所定の領域を上方に突出させることができる。このため、半導体素子の反り部分の直下において接合材の量が少なくなるのを抑制することができる。すなわち、半導体素子を接合層に接触させた際に、半導体素子の反り部分において、接合層と半導体素子との間に生じる隙間が大きくなるのを抑制することができる。これにより、半導体素子の反り部分で接合不具合が生じるのを抑制することができるので、均一な接合状態で半導体素子をサブマウント上に接合することができる。したがって、半導体素子の駆動時に生じた熱を効率良くサブマウントに伝達させることができるので、半導体素子の温度上昇を抑制することができる。その結果、半導体素子の発光特性（素子特性）が低下するのを抑制することができる。

また、第２の局面では、サブマウント基板と接合層との間にスペーサ層を形成することによって、接合層の所定領域を上方に突出させることができるので、長尺化した半導体素子のようにピックアップコレットにより均一に加重を加えることが困難な半導体素子であっても、ピックアップコレットにより半導体素子に加重を加えた際に、半導体素子の全面にほぼ均一に加重が加わるようにすることができる。このため、半導体素子の一部に接合不具合が生じるのを抑制することができるので、これによっても、素子特性が低下するのを抑制することができる。

なお、第２の局面では、サブマウントを上記のように構成することによって、ピックアップコレットにより半導体素子に加える加重を小さくした場合でも、半導体素子の接合不具合を抑制することができるので、半導体素子をサブマウント上に接合する際に、半導体素子に応力や歪みなどが加わるのを抑制することができる。このため、これによっても、素子特性が低下するのを抑制することができるとともに、半導体素子の破損を抑制することができる。また、サブマウントを上記のように構成することによって、接合層の厚みを小さくした場合でも、半導体素子の接合不具合を抑制することができるので、接合層の厚みを小さくすることによって、ピックアップコレットにより半導体素子に加重を加えた際に、半導体素子とサブマウントとの間から流れ出す接合材の量を低減することができる。このため、サブマウントの主表面上に接合材が溶け広がるの抑制することができるので、接合材が溶け広がることに起因する種々の不都合を抑制することができる。たとえば、サブマウントの主表面上に接合材が溶け広がることに起因して、ワイヤーボンドを行う領域を確保するのが困難になるという不都合が生じるのを抑制することができる。また、１つの基板上に半導体レーザ光を出射する素子部が２つ形成された、いわゆる２波長半導体レーザ素子などをサブマウント上に接合した場合には、流れ出した接合材によって、一方の素子部と他方の素子部とが電気的に短絡するという不都合が生じるのを抑制することができる。

上記スペーサ層が形成されたサブマウントにおいて、好ましくは、スペーサ層は、接合層よりも融点が高い材料から構成されている。このように構成すれば、接合層が溶融する温度まで昇温した場合でも、スペーサ層は溶融することなくその形状を維持しておくことができるので、接合層を溶融させた場合でも、スペーサ層上に位置する接合層を上方に突出した状態に維持しておくことができる。このため、長尺化した半導体素子をサブマウント上に接合する場合でも、容易に、半導体素子の接合不具合を抑制することができるので、容易に、半導体素子の素子特性が低下するのを抑制することができる。

上記スペーサ層が形成されたサブマウントにおいて、好ましくは、接合層は、共晶系はんだ材から構成されており、スペーサ層は、Ｐｔ、Ｎｉ、Ｐｄ、および、Ａｇからなる群より選択された少なくとも１つの物質を含む材料から構成されている。このように構成すれば、容易に、接合層の主表面に段差部を形成することができるとともに、接合層を溶融させた場合でも、より容易に、スペーサ層上に位置する接合層を上方に突出した状態に維持しておくことができるので、長尺化した半導体素子をサブマウント上に接合する場合でも、より容易に、半導体素子の接合不具合を抑制することができる。これにより、より容易に、半導体素子の素子特性が低下するのを抑制することができる。

上記スペーサ層が形成されたサブマウントにおいて、好ましくは、サブマウント基板と接合層との間には、１または２以上のスペーサ層が形成されている。このように構成すれば、スペーサ層の厚み、形状、および、形成位置などを半導体素子の反り量および反り方向などに対応するように設定することにより、さらに容易に、半導体素子の接合不具合を抑制することができるので、さらに容易に、半導体素子の素子特性が低下するのを抑制することができる。

この発明の第３の局面における半導体装置は、上記第１および第２の局面によるサブマウントと、サブマウント上に固定された半導体素子とを備える半導体装置である。このように構成すれば、容易に、素子特性の低下を抑制することが可能な半導体装置を得ることができる。

以上のように、本発明によれば、半導体素子の接合不具合を抑制することによって、素子特性の低下を抑制することが可能なサブマウント及びそのサブマウントを用いた半導体装置を容易に得ることができる。

以下、本発明を具体化した実施形態を図面に基づいて説明する。なお、本実施形態では、半導体装置の一例であるフレームパッケージ型の半導体レーザ装置５０に、本発明を適用した場合について説明する。また、本実施形態では、高出力化に対応した長尺形状の半導体レーザ素子２０を半導体レーザ装置５０に搭載した場合について説明する。

図１は、本発明の一実施形態によるサブマウントを用いた半導体レーザ装置の全体斜視図であり、図２は、図１に示した本発明の一実施形態によるサブマウントを用いた半導体レーザ装置の平面図である。図３は、図１に示した本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合した状態を示す斜視図であり、図４は、図１に示した本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合した状態を示す平面図である。図５〜図８は、図１に示した本発明の一実施形態によるサブマウントおよびサブマウント上に接合される半導体レーザ素子を説明するための図である。まず、図１〜図８を参照して、本発明の一実施形態によるサブマウント１０を用いた半導体レーザ装置５０について説明する。

一実施形態によるサブマウント１０を用いた半導体レーザ装置５０は、図１〜図３に示すように、フレームパッケージ１と、フレームパッケージ１に搭載されるサブマウント１０と、サブマウント１０上に接合される半導体レーザ素子２０とを備えている。なお、半導体レーザ素子２０は、本発明の「半導体素子」の一例である。

フレームパッケージ１は、図１および図２に示すように、１つの主フレーム２と、主フレーム２と分離された２つの副フレーム３とから構成されるフレーム４と、主フレーム２および副フレーム３を固定する絶縁性の樹脂部材５とから構成されている。また、フレーム４は、所定の厚みを有する金属製の板状部材をプレス加工することによって形成されている。

また、主フレーム２は、図２に示すように、半導体レーザ素子２０がサブマウント１０を介して装着される素子装着部２ａと、電流通路となるリード部２ｂと、一対の放熱部２ｃおよび２ｄとから構成されている。また、リード部２ｂは、矢印Ｙ方向に延びるように形成されており、素子装着部２ａに一体的に連結されている。また、放熱部２ｃおよび２ｄは、それぞれ、素子装着部２ａの一方側（矢印Ｘ１方向）および他方側（矢印Ｘ２方向）に、素子装着部２ａと一体的に連結されている。また、一対の副フレーム３は、矢印Ｙ方向に延びるとともに、主フレーム２のリード部２ｂを挟んで、対向するように配置されている。なお、副フレーム３は、主フレーム２のリード部２ｂと同様、配線用として設けられている。

また、樹脂部材５は、図１および図２に示すように、フレーム４の上面と下面とを挟むように、インサート成形などによって形成されている。この樹脂部材５によって、主フレーム２と副フレーム３とが電気的に分離された状態で固定されている。

また、半導体レーザ素子２０は、半導体基板上に、熱膨張係数の異なる複数の半導体層が積層されることによって構成されており、図４に示すように、平面的に見て、長方形形状（長尺形状）に形成されている。具体的には、半導体レーザ素子２０は、長手方向（矢印Ｙ方向）に、約８００μｍ〜約２５００μｍの長さＬ２（共振器長）を有しているとともに、短手方向（矢印Ｘ方向）に、約２５０μｍ〜約１０００μｍの幅Ｗ２を有している。また、半導体レーザ素子２０の上面上および下面上には、図５および図６に示すように、それぞれ、上部電極２０ａおよび下部電極２０ｂが形成されている。この上部電極２０ａおよび下部電極２０ｂは、それぞれ、Ａｕ層から構成されている。さらに、本実施形態による半導体レーザ素子２０は、長尺形状に形成されることによって、長手方向（矢印Ｙ方向）に、下に凸となる反りを有している。

また、サブマウント１０は、図１および図２に示すように、主フレーム２の素子装着部２ａ上の所定領域に固定されている。

ここで、本実施形態では、図７に示すように、サブマウント１０は、サブマウント基板１１と、サブマウント基板１１の上面上および下面上にそれぞれ形成された上部金属膜１２および下部金属膜１３と、上部金属膜１２の上面上に形成された半田層１４と、上部金属膜１２と半田層１４との間に形成されたスペーサ層１５とから構成されている。なお、半田層１４は、本発明の「接合層」の一例である。

また、サブマウント１０は、図４に示すように、サブマウント基板１１（図７参照）の側端面に沿った方向（矢印Ｙ方向）に、約２００μｍ〜約２５００μｍの長さＬ１を有しているとともに、サブマウント基板１１（図７参照）の側端面と直交する方向（矢印Ｘ方向）に、約５００μｍ〜約１０００μｍの幅Ｗ１を有している。

また、図７に示すように、サブマウント１０を構成するサブマウント基板１１は、ＡｌＮから構成されており、約２００μｍ〜約５００μｍの厚みを有している。また、サブマウント基板１１の上面上および下面上にそれぞれ形成された上部金属膜１２および下部金属膜１３は、サブマウント基板１１側から、約０．０１μｍ〜約０．１μｍの厚みを有するＴｉ膜（図示せず）と、約０．１μｍ〜約０．５μｍの厚みを有するＰｔ膜（図示せず）と、約０．１μｍ〜約０．５μｍの厚みを有するＡｕ膜（図示せず）とが順次積層されることによって構成されている。

また、本実施形態では、図４および図７に示すように、スペーサ層１５は、サブマウント１０の長手方向（矢印Ｙ方向）の一方端部側における上部金属膜１２上の所定領域、および、サブマウント１０の長手方向（矢印Ｙ方向）の他方端部側における上部金属膜１２上の所定領域にそれぞれ形成されている。すなわち、スペーサ層１５は、半導体レーザ素子２０をサブマウント１０上に載置した際に、半導体レーザ素子２０の反り部分（出射端面近傍部分）に対応する位置に形成されている。また、スペーサ層１５は、図７に示すように、半導体レーザ素子２０の反り量ａ（図６参照）に対応した厚みｂ（約１５０ｎｍ〜約５００ｎｍ）を有している。このスペーサ層１５は、半田層１４（ＡｕＳｎ）よりも融点および共晶点が高いＮｉ（ニッケル）から構成されている。また、スペーサ層１５は、半田層１４よりも小さい平面積に形成されている。このようなスペーサ層１５は、真空蒸着法やスパッタリング法などの薄膜形成法により形成される。また、スペーサ層１５のパターン加工は、マスク成膜法、フォトリソグラフィ法、エッチング法、および、リフトオフ法などを用いて行われる。なお、上記した反り量ａ（図６参照）に対応したスペーサ層１５の厚みｂ（図７参照）とは、反り量ａ（図６参照）と同じ厚み以外に、反り量ａ（図６参照）と異なる厚みも含まれる。

また、本実施形態では、半田層１４は、共晶系半田材であるＡｕＳｎ（Ａｕ：７０ｗｔ％程度）から構成されており、約１μｍ〜約５μｍの比較的小さい厚みに形成されている。また、半田層１４は、図４および図７に示すように、半導体レーザ素子２０の平面積とほぼ同程度の平面積で、サブマウント１０の上部金属膜１２の所定領域上、および、スペーサ層１５上に形成されている。これにより、図７に示すように、溶融前の半田層１４の上面（主表面）に、段差部１４ａが形成される。なお、半田層１４は、真空蒸着法やスパッタリング法などの薄膜形成法により形成される。また、半田層１４のパターン加工は、マスク成膜法、フォトリソグラフィ法、エッチング法、および、リフトオフ法などを用いて行われる。

また、サブマウント１０上には、図３および図８に示すように、半田層１４ｂを介して、半導体レーザ素子２０が接合されている。これにより、図１に示すように、半導体レーザ素子２０が、サブマウント１０を介して、フレームパッケージ１に搭載される。なお、図８に示す半田層１４ｂは、半導体レーザ素子２０の下部電極２０ｂ（Ａｕ層、図６参照）と、サブマウント１０の半田層１４（ＡｕＳｎ、図７参照）とが反応することによって形成されている。

図９〜図１２は、本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合する方法を示す概略断面図である。次に、図９〜図１２を参照して、本発明の一実施形態によるサブマウント１０上に半導体レーザ素子２０を接合する方法について説明する。

まず、図９に示すように、サブマウント１０を、ヒータステージ３０上に載置する。次に、図１０に示すように、ピックアップコレット４０によって、半導体レーザ素子２０をサブマウント１０上に移動させる。そして、ピックアップコレット４０を下降して、図１１に示すように、半導体レーザ素子２０の下部電極２０ｂとサブマウント１０の半田層１４とを接触させる。

続いて、ヒータステージ３０により、サブマウント１０の半田層１４が溶融する温度まで昇温するとともに、半田層１４が溶融したタイミングで、図１２に示すように、ピックアップコレット４０によって、半導体レーザ素子２０に加重を加える。この際、半導体レーザ素子２０には、約１０ｇ〜約５０ｇと比較的小さい加重を加える。そして、ピックアップコレット４０によって、半導体レーザ素子２０に加重を加えた状態で、ヒータステージ３０の加熱を停止し、半田層１４ｂが固化するまで冷却する。なお、半田層１４ｂは、ＡｕＳｎからなる半田層１４（図１１参照）とＡｕ層からなる半導体レーザ素子２０の下部電極２０ｂ（図１１参照）とが反応することによって形成されている。このようにして、本発明のサブマウント１０上に、半導体レーザ素子２０が接合される。

本実施形態では、上記のように、サブマウント１０の上部金属膜１２と半田層１４との間に、半田層１４よりも小さい平面積を有するスペーサ層１５を形成することによって、溶融前の半田層１４の上面（主表面）に段差部１４ａを形成することができるので、長尺化により反りが生じている半導体レーザ素子２０を接合する際に、その反りに対応するように半田層４１の所定領域を上方に突出させることができる。このため、半導体レーザ素子２０の反り部分（出射端面近傍部分）の直下において半田材の量が少なくなるのを抑制することができる。すなわち、半導体レーザ素子２０を半田層１４に接触させた際に、半導体レーザ素子２０の反り部分（出射端面近傍部分）において、半田層１４と半導体レーザ素子２０との間に生じる隙間が大きくなるのを抑制することができる。これにより、半導体レーザ素子２０の反り部分（出射端面近傍部分）で接合不具合が生じるのを抑制することができるので、均一な接合状態で半導体レーザ素子２０をサブマウント１０上に接合することができる。したがって、半導体レーザ素子２０の駆動時に生じた熱を効率良くサブマウント１０に伝達させることができるので、半導体レーザ素子２０の温度上昇を抑制することができる。特に、半導体レーザ素子２０の出射端面近傍部分では、その発熱量が大きいため、出射端面近傍部分での接合不具合を抑制することによって、半導体レーザ素子２０の温度上昇を効果的に抑制することができる。その結果、半導体レーザ素子２０の発光特性（素子特性）が低下するのを抑制することができる。

また、本実施形態では、サブマウント１０の上部金属膜１２と半田層１４との間にスペーサ層１５を形成することによって、半田層１４の所定領域を上方に突出させることができるので、ピックアップコレット４０により均一に加重を加えることが困難な長尺化した半導体レーザ素子２０であっても、ピックアップコレット４０により半導体レーザ素子２０に加重を加えた際に、半導体レーザ素子２０の全面にほぼ均一に加重が加わるようにすることができる。このため、半導体レーザ素子２０の一部に接合不具合が生じるのを抑制することができるので、これによっても、素子特性が低下するのを抑制することができる。

なお、本実施形態では、ピックアップコレット４０により半導体レーザ素子２０に加える加重を小さくした場合でも、半導体レーザ素子２０の接合不具合を抑制することができるので、半導体レーザ素子２０をサブマウント１０上に接合する際に、半導体レーザ素子２０に応力や歪みなどが加わるのを抑制することができる。このため、これによっても、素子特性が低下するのを抑制することができるとともに、半導体レーザ素子２０の破損を抑制することができる。

また、本実施形態では、半田層１４の厚みを小さくした場合でも、半導体レーザ素子２０の接合不具合を抑制することができるので、半田層１４の厚みを約１μｍ〜約５μｍの比較的小さい厚みに構成することによって、ピックアップコレット４０により半導体レーザ素子２０に加重を加えた際に、半導体レーザ素子２０とサブマウント１０の上部金属膜１２との間から流れ出す半田材の量を低減することができる。このため、サブマウント１０の上部金属膜１２の上面（主表面）に半田材が溶け広がるの抑制することができるので、半田材が溶け広がることに起因する種々の不都合を抑制することができる。たとえば、サブマウント１０の上部金属膜１２の上面（主表面）に半田材が溶け広がることに起因して、ワイヤーボンドを行う領域を確保するのが困難になるという不都合が生じるのを抑制することができる。また、１つの基板上に半導体レーザ光を出射する素子部が２つ形成された、いわゆる２波長半導体レーザ素子などをサブマウント１０上に接合した場合には、流れ出した半田材によって、一方の素子部と他方の素子部とが電気的に短絡するという不都合が生じるのを抑制することができる。

また、本実施形態では、半田層１４を、ＡｕＳｎから構成するとともに、スペーサ層１５を、Ｎｉ（ニッケル）から構成することによって、容易に、半田層１４の上面（主表面）に段差部１４ａを形成することができるとともに、半田層１４を溶融させた場合でも、容易に、スペーサ層１５上に位置する半田層１４を上方に突出した状態に維持しておくことができるので、長尺化した半導体レーザ素子２０をサブマウント１０上に接合する場合でも、容易に、半導体レーザ素子２０の接合不具合を抑制することができる。これにより、容易に、半導体レーザ素子２０の素子特性が低下するのを抑制することができる。

また、本実施形態では、半導体レーザ素子２０を、サブマウント１０を介して、フレームパッケージ１に搭載することによって、容易に、素子特性の低下を抑制することが可能な半導体レーザ装置５０を得ることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、半導体装置の一例として、フレームパッケージ型の半導体レーザ装置に本発明を適用した例を示したが、本発明はこれに限らず、キャンパッケージ型の半導体レーザ装置に本発明を適用してもよい。また、サブマウントを用いる半導体装置であれば、半導体レーザ装置以外の半導体装置に本発明を適用してもよい。

また、上記実施形態では、長尺形状を有する半導体レーザ素子をサブマウント上に接合した例を示したが、本発明はこれに限らず、長尺形状以外の形状を有する半導体レーザ素子をサブマウント上に接合してもよい。

また、上記実施形態では、長手方向に下に凸となる反りを有する半導体レーザ素子を、サブマウント上に接合した例を示したが、本発明はこれに限らず、図１３に示すように、長手方向（矢印Ｙ方向）に上に凸となる反りを有する半導体レーザ素子１２０をサブマウント１０上に接合してもよい。この場合でも、図１４に示すように、上部金属膜１２の中央部の領域にスペーサ層１１５を形成することによって、半田層１４の中央部の領域が上方に突出するように構成すれば、本発明の効果を得ることが可能となる。また、短手方向に反りを有する半導体レーザ素子、および、反りを有しない半導体レーザ素子などをサブマウント上に接合してもよい。この場合でも、スペーサ層の厚み、形状、形成位置などを種々変更することによって、本発明の効果を得ることが可能となる。

また、上記実施形態では、サブマウント基板をＡｌＮから構成した例を示したが、本発明はこれに限らず、サブマウント基板を、ＡｌＮ以外のＳｉＣ、Ｓｉ、Ｃｕなどの熱伝導性の優れたセラミクス、金属材料などから構成してもよい。

また、上記実施形態では、サブマウント基板の上部金属膜および下部金属膜を、それぞれ、サブマウント基板側からＴｉ膜と、Ｐｔ膜と、Ａｕ膜とを順次積層することによって構成した例を示したが、本発明はこれに限らず、上部金属膜および下部金属膜は、上記した材料以外の材料から構成するようにしてもよい。

また、上記実施形態では、半導体レーザ素子をサブマウントに接合するための半田層を、共晶系はんだ材であるＡｕＳｎから構成した例を示したが、本発明はこれに限らず、上記半田層をＡｕＳｎ以外の共晶系はんだ材から構成してもよいし、共晶系以外のはんだ材から構成してもよい。また、半導体レーザ素子の接合に、半田以外の接合材（たとえば、Ａｇペーストなど）を用いてもよい。

また、上記実施形態では、スペーサ層をＮｉから構成した例を示したが、本発明はこれに限らず、Ｎｉ以外のＰｔ（白金）、Ｐｄ（パラジウム）、および、Ａｇ（銀）などから構成してもよい。また、スペーサ層を、Ｎｉ、Ｐｔ、Ｐｄ、および、Ａｇの少なくとも１つの物質を含む材料から構成してもよい。さらに、スペーサ層を、上記した材料以外の材料から構成してもよいし、スペーサ層上に形成される半田層と同じ材料から構成してもよい。

また、上記実施形態では、半田層が溶融する前に、半導体レーザ素子の下部電極とサブマウントの半田層とを接触させた例を示したが、本発明はこれに限らず、図１５に示すように、半田層１４が溶融した後に、半導体レーザ素子２０の下部電極２０ｂとサブマウント１０の半田層１４とを接触させるようにしてもよい。この場合でも、スペーサ層１５によって、半田層１４の所定領域を上方に突出させることができるので、半導体レーザ素子２０の接合不具合を抑制することが可能となる。

本発明の一実施形態によるサブマウントを用いた半導体レーザ装置の全体斜視図である。 図１に示した本発明の一実施形態によるサブマウントを用いた半導体レーザ装置の平面図である。 図１に示した本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合した状態を示す斜視図である。 図１に示した本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合した状態を示す平面図である。 図１に示した本発明の一実施形態によるサブマウント上に接合される半導体レーザ素子を示した斜視図である。 図５の２００−２００線に沿った断面図である。 図１に示した本発明の一実施形態によるサブマウントの断面図である。 図３の１００−１００線に沿った断面図である。 本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合する方法を示す概略断面図である。 本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合する方法を示す概略断面図である。 本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合する方法を示す概略断面図である。 本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合する方法を示す概略断面図である。 本発明の変形例によるサブマウント上に半導体レーザ素子を接合した状態を示す断面図である。 本発明の変形例によるサブマウントを示した断面図である。 図１に示した本発明の一実施形態によるサブマウント上に半導体レーザ素子を接合する他の方法を示す概略断面図である。 従来のサブマウント上に半導体素子を接合する方法を示す概略断面図である。 従来のサブマウント上に半導体素子を接合する方法を示す概略断面図である。

符号の説明

１ フレームパッケージ
２ 主フレーム
３ 副フレーム
４ フレーム
５ 樹脂部材
１０ サブマウント
１１ サブマウント基板
１２ 上部金属膜
１３ 下部金属膜
１４ 半田層（接合層）
１４ａ 段差部
１５ スペーサ層
２０ 半導体レーザ素子（半導体素子）
２０ａ 上部電極
２０ｂ 下部電極
３０ ヒータステージ
４０ ピックアップコレット
５０ 半導体レーザ装置（半導体装置）

Claims (7)

1. サブマウント基板と、
   前記サブマウント基板の主表面上に形成され、半導体素子を接合するための接合層とを備え、
   溶融前の前記接合層には、段差部が形成されていることを特徴とする、サブマウント。
2. 前記接合層よりも小さい平面積を有するスペーサ層をさらに備え、
   前記スペーサ層が、前記サブマウント基板と前記接合層との間に形成されることによって、前記接合層に前記段差部が形成されることを特徴とする、請求項１に記載のサブマウント。
3. サブマウント基板と、
   前記サブマウント基板の主表面上に形成され、半導体素子を接合するための接合層と、
   前記接合層よりも小さい平面積を有するとともに、前記サブマウント基板と前記接合層との間に形成されたスペーサ層とを備えることを特徴とする、サブマウント。
4. 前記スペーサ層は、前記接合層よりも融点が高い材料から構成されていることを特徴とする、請求項２または３に記載のサブマウント。
5. 前記接合層は、共晶系はんだ材から構成されており、
   前記スペーサ層は、Ｐｔ、Ｎｉ、Ｐｄ、および、Ａｇからなる群より選択された少なくとも１つの物質を含む材料から構成されていることを特徴とする、請求項２〜４のいずれか１項に記載のサブマウント。
6. 前記サブマウント基板と前記接合層との間には、１または２以上の前記スペーサ層が形成されていることを特徴とする、請求項２〜５のいずれか１項に記載のサブマウント。
7. 請求項１〜６のいずれか１項に記載のサブマウントと、
   前記サブマウント上に固定される半導体素子とを備えることを特徴とする、半導体装置。

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