JPS61180354A - 入力装置異常検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、複数の接点を有する入力装置と処理装置間を
結合し、相互にデータを送受する信号伝送方式に係り、
特に入力装置側にて異常が発生した場合の異常検出方式
に関するものである。

〔発明の背景〕

従来の装置は、特開昭５７−１７４６３３に記載のよう
に、操作者の入力装置に対する使い易さを目的として、
入力装置と処理装置間のケーブルに可どう性を持たせる
ため、少ない配線にて接続が可能となるように、データ
送受を一本の信号線にて行なうシリアル伝送方式を採用
していた。しかしながら、前記のデータ伝送方式ではデ
ータ伝送及び制御を含めた信号線が一本のみであり、入
力装置に対するリセット等の制御線が専用には設けられ
ていなかった。かつ、通常、入力装置は処理装置側より
延長ケーブルで電源が供給されているため、処理装置側
に比べ雑音等がのり易く、誤動作が生じ易かった。この
ため、入力装置側が雑音等により誤動作を生じた場合に
は、あらかじめ定められたデータ伝送手順が乱れるにも
かかｂらず、処理装置側が正常なるデータ送受が継続さ
れているとみなし、その後のデータ送受が不可能となる
現象が発生するという不具合があった。

〔発明の目的〕

本発明の目的は前記従来技術の欠点を解消し、入力装置
と処理装置間の信号線が一本のみで、制御信号線がない
場合であっても、簡単に入力装置側の異常状態を処理装
置側で検出することが可能な入力装置異常検出方式を提
供することにある。

〔発明の概要〕

本発明は、前記目的を達成するため、通常は、ハンドシ
ェイク方式にて入力装置と処理装置間で相互に５一定デ
ータ長のデータ信号の送受信を行ない、入力装置側にて
異常状態が発生した場合には、データの送受回数が一定
回数以上に渡る一定時間の範囲で、入力装置側からのデ
ータの送信を停止することにより、処理装置側に入力装
置の異常状態を検知せしめるようにしたものである。こ
こで、前記手段により異常を検知した処理装置は、入力
装置に対して、入力装置側の再起動を指示する特定の制
御信号を送出し、入力装置側が正常に復帰した場合には
、該特定信号に対応する返信データを処理装置に対し送
出することにより、正常データの送受信が再度可能とな
るものである。

〔発明の実施例〕

以下、本発明を図面に従って詳細に説明する。

第２図は１本発明の一実施例を用いたワードプロセッサ
の一般的な外観構成を示す斜視図である。

第１図において、符号１は本体を示し、この本体１は入
力装置３からの信号を処理する処理装置であり、かつ、
記録媒体であるフレキシブルディスク装置４が収納され
ている。また、２は表示部であるＣＲＴモニターであり
状態表示で行なわれ、印刷出力はプリンタ５よりなされ
る。入力装置３は、該本体１の前部に配置され、操作者
による文字等の入力を可能とするように構成されている
。

第３図は、第２図に示す構成を布線系よりみたブロック
図である。第３図において、主制御回路６とＣＢｒ４．
フレキシブルディスク装置４及び該入力装置３各装置間
は、ケーブル７．８及び９で接続され、表示、記憶及び
入力のためのデータが、該ケーブル７．８．及び９を経
由して伝送を可能とするように構成されている。

第４図は、第３図に示す主制御回路６の構成を示すブロ
ック図である。第４図において、プログラム蓄積形計算
ユニットである中央処理装置（以下、ＣＰＵと称す）１
０と、このＣＰＵｌ０により電源投入時に実行されるべ
きプログラムを記憶しているブートリードオンメモリ（
以下、ブートＲＯＭと称す）１１と、該本体１が文書編
集装置等としての機能を実行するためのプログラムを記
憶するプログラムメモリ２１と、そのプログラムを常時
記憶しておくと共に、フレキシブルディスク装置４を制
御するフレキシブルディスク制御回路（以下、ＦＤＣと
称す）１３と、ドツトマトリクスで漢字を表わすドツト
データを漢字コードを索引として記憶しているキャラク
タジェネレータ１４と、ＣＰＵｌ０の指令に従ってキャ
ラクタジェネレータよりドツトデータを読み出し、ＣＢ
ｒ４を動作させる信号を発生するＣＲＴコントローラ１
５と、入力装置３からのキー人力情報を制御するキー人
力制御装置（以下、キー人力ＣＥと称す）１６とから構
成され、各回路相互間は、パスライン２０で結合されて
いる。

前記の構成において、いま電源が投入されると、ＣＰＵ
ｌ０は、イニシャルプログラムローダであるブートＲＯ
ＭＩＩに記憶されたプログラムを実行する。一般に係る
プログラムでは、フレキシブルディスク装置４にセット
されたフレキシブルディスクに記憶されているデータを
、プログラムメモリ１２に転送する。そして、この転送
が終了すると、ＣＰＵｌ０は、プログラムメモリ１２に
記憶された文書編集装置等としてのプログラムの先頭番
地に制御を分岐する。その結果、入力装置３でのキー操
作入力に従い、キー人力ＣＥ１６及び。

ＣＰＵｌ０を介してＣＢｒ４への文字の表示９文書編集
等の処理が可能となる。

第５図は、第４図に示すキー人力ＣＥ１６と、入力装置
３の一般的構成を示すブロック図である。

第５図において、キー人力ＣＥ１６は、処理集積回路（
以下、処理ＩＣと称す）３０と、該処理ＩＣ３０のＴＸ
２端子及び、ＲＸ２端子に接続された情報送受用のオー
プンコレクタ型のバッファ素子３１及び４５と、該バッ
ファ素子３１及び４５の他方の端子に接続された信号線
３２とから構成されている。

入力装置１３は、演算大規模集積回路（以下、演算ＬＳ
Ｉと称す）３３と、該演算ＬＳＩ３３のＴＸＩ端子及び
ＲＸＩ端子に接続された、情報送受用のオープンコレク
タ型のバッファ素子３４及び３５と、該バッファ素子３
４及び３５の他方の端子に接続されたデータを重畳する
信号線３２と、抵抗を介して接続された電源と、演算Ｌ
ＳＩ３３の他の端子に接続されスイッチオン箇所の抽出
に使用するセレクタ回路３６と、デコーダ回路３７と、
該セレクタ回路３６及び該デコーダ回路３７の他方の端
子に接続されたスイッチマトリクス３８と１発光ダイオ
ード４１の点灯用として演算ＬＳＩ３３の他の端子に接
続されたＮＯＴ素子３９と、該ＮＯＴ素子３９の他方の
端子に接続された該発光ダイオード４１と、該発光ダイ
オードの他方の端子に抵抗を介して接続された電源と、
ブザー４４の鳴動用として演算ＬＳＩ３３の他の端子に
接続されたバッファ素子４０と、該バッファ素子４０の
他方の端子に接続された２人力ＮＡＮＤ素子４３と、該
２人力ＮＡＮＤ素子４３の他方の端子に人力として接続
された発振回路４２と、該２人力ＮＡＮＤ素子４３の他
方の端子に出力として接続されたブザー４４と、該ブザ
ー４４の他方の端子に接続された電源と、演算ＬＳＩ３
３の他方の端子に接続されたＰポート人力５３とから構
成されている。

前記構成の動作としては、ＣＰＵｌ０からパスライン２
０を経由したデータが、処理ＩＣ３０に与えられると、
ＴＸ２端子よりデータを出力し、バッファ素子３１を経
由して信号線３２に送出される。該データは、ケーブル
７をとおり、入力装置３の中にあるバッファ素子３５を
経由して、演算ＬＳＩ３３へ入力される。入力後データ
を判別し、結果をＮＯＴ素子３９を経由して発光ダイオ
ード４１を点灯するか、あるいは、バッファ素子４ｏを
経由して２人力ＮＡＮＤ素子４３の入力端子をハイレベ
ルにして、他の入力端子に発振回路４２の出力が接続さ
れている事により、該発振回路４２の出力に同期してブ
ザー４４を鳴動させる。

次に、目的とするスイッチオン箇所の抽出として、セレ
クタ回路３６及びデコーダ回路３７へ、それぞれアドレ
ス信号５ｏ及び５１を出力し、スィッチマトリクス３８
全体をスキャンニング操作する。該処理中セレクタ回路
３６の出力信号５２に着目し、該出力信号５２がハイレ
ベルの時、スイッチがオンしていることを表わす。すな
わち、アドレス信号５０及び５１が該スイッチオンアド
レスを表わしていることになる。該処理を継続して、ス
イッチマトリクス中のスイッチオンアドレスを抽出し、
演算ＬＳＩ３３のＴＸＩ端子よりデータを出力し、バッ
ファ素子３４を経由して信号１ｍ３２へ送出される。該
データは、ケーブル７をとおり、キー人力ＣＥ１６の中
にあるバッファ素子４５を経由して、処理ＩＣ３０へ入
力される。

該処理結果送出されたデータは、パスライン２０を経由
して、ＣＰＵｌ０により判別される。

第６図は、入力装置３が起動側のときのタイミングを示
すフォーマット図である。第６図において、５５はスイ
ッチマトリクススキャンニング情報、５６は入力装置３
からキー人力ＣＥ１６へのデータ転送情報、５７はキー
人力ＣＥ１６から入力装置３へのデータ転送情報を示す
。前記のように一連の動作が特定のパターンで繰り返す
ようにしている。

第７図は、前記データ転送の時のシリアル転送を示すフ
ォーマット図である。第７図（Ａ）において、スタート
ビットＳＴＢ及びストップビット５ＴＰＢではさまれた
８ビツトのデータＤＴからなるフォーマットは、ノンリ
ターンゼロ（以下、ＮＲＺと称す）方式と呼ばれ、第７
図（Ｂ）に示すように、スタートビットＳＴＢの立下が
りタイミングをとらえ、データの各ビットの中央をねら
いながらサンプリング（Ｓｌ−５１０）Ｌ、、データＤ
Ｔを読み取るものである。

以上のような方式により、通常状態においては信号の送
信、及び受信が交互に行われる。ここで、入力装置３が
異常状態となった場合に対し対策回路を設けた本発明に
よるブロック図が第１図である。第１図は、第５図で示
したキー人力ＣＥ１６と、入力装置３の一般的構成のう
ち、本発明に関する処理ＴＣ３０と演算ＬＳＩ３３間の
回路構成を詳細に示したものである。データの送受信は
、キー人力ＣＥ１．６部の処理ＩＣ３０と入力装置３部
の演算Ｌ　Ｓ　Ｉ　３３間で行われる。データは処理Ｉ
Ｃ３０に接続されたバッファー素子３１及び４５と、ン
寅算ＬＳＩ３３に接続されたバッファー素子及びＮＡＮ
ＤＪＡ子を経由して信号線３２によって伝達される。入
力装置３側に存在するリセット回路６０は、ノイズ等の
影響により電源ラインが変動した場合にリセット信号６
３を発生するものである。具体的には、抵抗Ｒ１，Ｒ２
の分圧比により得られる電源電圧値と、抵抗Ｒ３，定電
圧素子ＺＤＩとコンデンサＣ１により得られる基準電圧
値を電圧比較器６５により比較検出することにより、入
力装置３側の電源電圧が基準値より低くなった時に、リ
セット信号６３としてローレベル出力を発生するもので
ある。一定パルス幅生成回路６１は、任意のパルス幅の
リセット信号６３が入力された場合、一定時間長のロー
レベルパルス信号、即ちデータ断信号６４を発生する回
路である。

通常時は、データ断信号は発生せず、正常に信号線３２
を介して、データのやりとりが行われる。

異常状態時にリセット信号６３が発生した場合は。

演算ＬＳＩ３３のＴＸＩ端子より送出されるデータは、
ＮＡＮＤ素子６２により信号線３２上には発生せずキー
ボードＣＥ１６側には伝送されない。

第１図の回路動作を説明したタイミングチャートが第８
図である。リセット信号６３の立ち下がりにより、一定
時間長のローパルス信号、データ断信号６４が発生する
。データ断信号６４がローレベルの間は、処理ＩＣ３０
よりのデータ送出かない限り、信号線３２上の信号線デ
ータはハイレベルを維持したままとなり、入力装置３側
よりのデータ送出は行われない。

次に、第９図を用い、一実施例の処理フローチャートに
ついて説明する。

電源投入後、ステップ７０．７８において、キー人力Ｃ
ＥＬ６及び入力装置３を初期化するイニシャル処理が行
なわれる。イニシャル処理においては、入力装置が例え
ばＪＩＳ配列のキーボードであるか、全文字配列のタブ
レットであるか等の情報がキー人力ＣＥ１６側へ伝えら
れ、さらに内部カウンタの初期化等の処理がなされる。

イニシャル処理が終了した後は、入力装置３側は待ち状
態となり、キー人力ＣＥ１６側よりステップ７１でスキ
ャンニング開始送出処理がなされる。該処理は入力装置
３が、つぎから起動側になることを示すデータを送出す
るものであり、ステップ７９で受信データ判別処理によ
り判別される。

ついでステップ８ｏでスキャンニング動作処理が行なわ
れる。該スキャンニング動作とは、第４図で示したスイ
ッチマトリクス３８内の「オン」しているスイッチを抽
出する動作を示す。スイッチオンアドレスの抽出が終了
すると、ステップ８１で、スイッチが「オフｊであった
場合も含めて。

スイッチアドレスの送出がキー人力ＣＥ１６に対して行
なわれる。キー人力ＣＥ１６はステップ７２で前記スイ
ッチアドレスデータを受信し、その受信データ判別を行
なう。この時、入力装置３が正常状態であれば、スイッ
チアドレスは途切れることなく送出され、キー人力ＣＥ
１６はデータを解析し、受信データに応じた入力装置３
に対する制御データをステップ７４で送出する。ここで
該制御データとは、第５図で示した入力装置上にあるＬ
ＥＤ４１．ブザー４４等の点灯、鳴動のオン、オフ情報
等を含むものである。つぎに入力装置３側は、ステップ
８２でスイッチアドレス送出後の受信すべき制御データ
の受信データ判別処理を行なう。正常状態時はステップ
８４へ移り、受信した制御データの処理、即ちＬＥＤ点
灯等の処理を行ない、これら一連のシーケンスが終了し
、ステップ８ｏのスキャンニング動作へ戻ることとなる
。このようにして、通常は繰り返しスイッチアドレスの
送受信が行なわれ、入力情報がキー人力ＣＥへ取り込ま
れ、それに対応した処理がなされる。

ここで入力装置３側で異常状態が起こり、リセット信号
６３が発生した場合は、第８図に示したように、ステッ
プ８１でのスイッチアドレスの送出が一定時間停止する
こととなる。この場合、キー人力ＣＥ１６側は、ステッ
プ７３で一定時間のデータ断状態を検知しており、一定
時間以上データが受信されない場合は別処理へ移る。即
ち、ステップ７３でデータ断により入力装置３側に異常
ありとみなした場合は、ステップ７５により、再起動制
御データを送出する。該再起動制御データとは、入力装
置３に対し、その処理状態を初期状態に戻すことを指示
する信号である。入力装置３がステップ８２で再起動制
御データを受信し、その受信データがステップ８３で再
起動制御データであるとみなした場合は、ステップ８５
にて再起動確認データをキー人力ＣＥ１６に対し送出す
る。

該再起動確認データとは、入力装置３がキー人力ＣＥ１
６からの再起動制御データ受信したことに対する応答信
号である。ステップ７６．７７でキー人力ＣＥへ再起動
確認データが受信されない場合は、入力装置側かまで正
常状態に復帰していなないことを示し、再起動確認デー
タが入力装置側より発信されるまでステップ７５で再起
動制御データを送出することとなる。入力装置３は、ス
テップ８３で再起動制御データを受信し、ステップ８４
で再起動確認データを送出した後、ステップ７８のイニ
シャル処理へ戻る。同様に、キー人力ＣＥ１６もステッ
プ７７で再起動確認データを受信した後は、ステップ８
０イニシヤル処理へ戻る。

このように、入力装置側に異常状態が発生した場合は、
一連のシーケンス処理を行なった後１両装置とも初期状
態へ復帰し、データの送受信を初めから再度実行するこ
とになる。

以上のようなシーケンスにおいて、一定時間のデータ断
に対応する処理がない場合には、入力装置側が異常状態
となった時、例えば、第６図に示す入力装置からキー人
力ＣＥへのデータ転送情報５６が途絶えた場合には、デ
ータ送受信のシーケンスがその時点で進行しなくなると
いう不都合が生ずることとなる。これに対し、本発明に
おいてはそのような問題は生ぜず、必ず初期状態に復帰
する。

〔発明の効果〕

以上１本発明によれば、処理装置と入力装置間のデータ
の送受信がシリアル伝送方式であり、信号線が最少なる
数であり、リセット信号等の制御線がない場合であって
も、信号線の数を増やすことなく、入力装置が異常状態
となった場合には、一定時間以上データの送信を停止す
ることにより、確実に処理装置側に、異常状態であるこ
とを検知せしめることが可能である。また、異常状態が
解除された後は、処理装置と入力装置間で一連の制御信
号の送受信を行なうことにより、従来におけるデータ信
号の送受信シーケンスが崩れロックするという不都合を
解消し、初期状態より再度データの交信ができるという
利点がある。

【図面の簡単な説明】

第１図は第５図に示すキー人力ＧＥと入力装置間の詳細
構成を示すブロック図、第２図は入力装置における一般
的な外観構成を示す斜視図、第３図は第２図に示す構成
を布線系より見たブロック図、第４図は第３図に示す主
制御回路の構成を示すブロック図、第５図は第４図に示
すキー人力ＣＥと入力装置の一般的構成のブロック図、
第６図は入力装置起動側のときのタイミングを示すフォ
ーマット図、第７図は前記データ転送の時のシリアル転
送を示すフォーマット図、第８図は第１図の回路動作を
説明したタイミングチャート、第９図は本発明の一実施
例の処理手順を示すフローチャートである。 ３・・・入力装置、７・・・ケーブル、１６・・・キー
人力ＧＥ、２０・・・パスライン、３０・・・処理ＩＣ
１３３へ埋へ　升埋士　小川膀男　− 篤　６　目 躬　７０ （Ａ）

Claims (1)

【特許請求の範囲】
1. １、複数の接点を有する入力装置と該入力装置からの信
   号を処理する処理装置間を少なくとも３本の配線で結合
   し、該配線のうち少なくとも１本を信号用として使用し
   、該信号線上で相互に信号を送出あるいは受信するよう
   に構成した信号伝送方式において、入力装置側にて異常
   状態が発生した場合には一定時間以上入力装置よりの前
   記信号の送出を停止することにより、処理装置側に該異
   常状態の検知を可能ならしめ正常状態復帰後処理装置側
   より制御信号を再送出することにより入力装置の再起動
   を可能としたことを特徴とする入力装置異常検出方式。