JPH0417455B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、信号伝送方式に係り、複数の接点を
有する入力装置と処理装置との間を最少数の配線
で結合し、相互のデータを良好に送受することが
できる信号伝送方式に関するものである。

〔従来技術〕

従来、複数の接点を有する入力装置と処理装置
との間の信号伝送に関しては、多心ケーブルが用
いられており、キヤプタイヤケーブルあるいは、
フラツトケーブル等が使用されている。該入力装
置は、操作者により処理装置に対し前後左右に動
かして設置されうるため、ケーブルの接続部分に
は可とう性が要求されることになる。しかしなが
ら、前記ケーブルによる接続構造のままでは可と
う性が低く、また、設置位置によつてはケーブル
のたわみが発生し、外観をそこねると共に断線障
害の原因となりうる欠点があつた。

〔発明の目的〕

本発明の目的は、前記従来技術の欠点を解消
し、少ない配線により接続できるようにし、かつ
信号伝送の信頼性を向上させた信号伝送方式を提
供することにある。

〔発明の概要〕

本発明は、前記目的を達成するため、入力装置
と処理装置との相互間のデータ送受にシリアル伝
送方式を採用し、該装置相互間を最少回線で接続
し、その回線のうちの少なくとも１本を信号用と
して用い、この回線に相互に信号を送受するよう
にしたものである。

以下、本発明の原理を説明する。

本発明の原理は、シリアル伝送方式を採用し、
４本の配線とし、電源に２本を割り付け、あとの
２本をそれぞれ入力装置から処理装置、処理装置
から入力装置の専用送受信号線とする。ただし、
それでも配線数は多いため電源を含め３本の配線
とし、電源に２本を割り付け、あとの１本を信号
線とする。この場合、タイミングの管理を実施す
ることにより、１本の信号線上でデータの衝突を
防止しながら相互にデータを送受することができ
る。

相互にシリアル伝送する場合、入力装置に適用
するポイントを次に示す。

衝突を防止するため、タイミングを一定化す
る。このため、シエイクハンド方式とし、起動側
を明確化する。たとえば、処理装置起動時は、該
処理装置からの１回の制御信号に応答し、入力装
置で１回返信する。この場合、あくまでも１回に
限定する。また、入力装置起動時も、同様に入力
装置からの１回の送出信号に応答し、処理装置で
１回返信する。この場合も、あくまでも１回に限
定する。さらに、このような入力装置の場合、複
数接点のオン・オフ情報を適確に、早期に検知す
ることが使命である。たとえば、抽出されたオン
情報を処理装置へ送出後、該処理装置からの返信
を受信後すみやかに次の接点オン情報検知動作に
移るため、前記処理装置においては、オン情報が
適確に受付けられた時点で、特定の制御信号を返
信するようにする。この処理は、ブザーオンなど
の処理が加わると、さらに時間が長くなることを
防ぐためのものである。

また、前記特定信号の中にダミーデータ要求信
号を含ませ、次の接点オン情報検知動作の結果、
もし新たなオン動作が抽出されない場合において
も、入力装置側よりダミーデータを送出するよう
にし、該返信として処理装置側より前のオン動作
に基づくブザーオン情報を送出するようにする。

また、入力装置起動の場合は、新たな接点オン
情報が抽出されない限り、接点オン情報検知動作
を繰り返すことになる。この場合は、処理装置側
より制御信号を送出することができないため、接
点オン情報が一定時間抽出されない場合は、ダミ
ーデータを入力装置から処理装置へ送出し、該送
出したデータに対する返信として、処理装置より
入力装置へ特定の制御信号を送出するようにす
る。たとえば、ブザーオンの信号であり、メトロ
ノーム機能などに使用する場合である。

また、入力装置起動の場合は、処理装置側でブ
ザーオン情報、あるいは、発光ダイオードオン情
報など具体的な制御内容が明確になつていると
き、常に処理装置からの返信内容としてダミーデ
ータ要求信号を含ませれば、接点のオン・オフ状
態に関係なく制御することができる。

また、前記起動側を明確にするため、電源投入
時は処理装置起動、所定の処理実施後、前記処理
装置より送出される信号の中に入力装置起動とな
す信号を含ませ指示する。これらにより、処理装
置と入力装置の間の配線数を少なくし、同一信号
線上に相互にデータをシリアルに送出あるいは受
信するように構成し、所定の状態に対応し、処理
装置あるいは入力装置のいずれかの側を起動タイ
ミングとして切替えながらデータの伝送をおこな
うことにより、相互のデータを良好に送受するこ
とができる信号伝送方式である。

〔発明の実施例〕

次に、本発明を図面を参照して詳しく説明す
る。

第１図は、入力装置における一般的な外観構成
を示す斜視図である。第１図において、符号１は
本体を示し、この本体１は該入力装置３からの信
号を処理する処理装置であり、かつ、該本体１の
中には、状態表示を行なうキヤラクタデイスブレ
イ装置（以下、CRTと称す）２と、記憶媒体で
あるフレキシブルデイスクを駆動するフレキシブ
ルデイスク装置４とが収納されている。また、入
力装置３は、該本体１の前部に配置され、操作者
による文字等の入力を可能とするように構成され
ている。

第２図は、第１図に示す構成を布線系よりみた
ブロツク図である。第２図において、主制御回路
５とCRT２、フレキシブルデイスク装置４及び
該入力装置３の各装置間は、ケーブル６，７及び
８で接続され、表示、記憶及び入力のためのデー
タが、該ケーブル６，７及び８を経由して伝送を
可能とするように構成されている。

第３図は、第２図に示す主制御回路５の構成を
示すブロツク図である。第３図において、プログ
ラム蓄積形計算ユニツトである中央処理装置（以
下、CPUと称す）１０と、このCPU１０により
電源投入時に実行されるべきプログラムを記憶し
ているブートリードオンメモリ（以下、ブート
ROMと称す）１１と、該本体１が文書編集装置
等としての機能を実行するためのプログラムを記
憶するプログラムメモリ１２と、そのプログラム
を常時記憶しておくと共に、フレキシブルデイス
ク装置４を制御するフレキシブルデイスク制御回
路（以下、FDCと称す）１３と、ドツトマトリ
クスで漢字を表わすドツトデータを漢字コードを
索引として記憶しているキヤラクタージエネレー
タ１４と、CPU１０の指令に従つてキヤラクタ
ージエネレータよりドツトデータを読み出し、
CRT２を動作させる信号を発生するCRTコント
ローラ１５と、入力装置３からのキー入力情報を
制御するキー入力制御装置（以下、キー入力CE
と称す）１６とから構成され、各回路相互間は、
バスライン２０で結合されている。

前記の構成において、いま電源が投入される
と、CPU１０は、イニシヤルプログラムローダ
であるブートROM１１に記憶されたプログラム
を実行する。一般に係るプログラムでは、フレキ
シブルデイスク装置４にセツトされたフレキシブ
ルデイスクに記憶されているデータを、プログラ
ムメモリ１２に転送する。そして、この転送が終
了すると、CPU１０は、プログラムメモリ１２
に記憶された文書編集装置等としてのプログラム
の先頭番地に制御を分岐する。その結果、入力装
置３でのキー操作入力に従い、キー入力CE１６
及び、CPU１０を介してCRT２への文字の表示、
文書編集等の処理が可能となる。

第４図は、第３図に示すキー入力CE１６と、
入力装置３の構成を示すブロツク図である。第４
図において、キー入力CE１６は、処理集積回路
（以下、処理ICと称す）３０と、該処理IC３０の
TX２端子及び、RX２端子に接続された情報送
受用のオーブンコレクタ型のバツフア素子３１及
び４５と、該バツフア素子３１及び４５の他方の
端子に接続された信号線３２とから構成されてい
る。

入力装置３は、演算大規模集積回路（以下、演
算LSIと称す）３３と、該演算LSI３３のTX１端
子及びRX１端子に接続された、情報送受用のオ
ーブンコレクタ型のバツフア素子３４及び３５
と、該バツフア素子３４及び３５の他方の端子に
接続されたデータを重畳する信号線３２と、抵抗
を介して接続された電源と、演算LSI３３の他の
端子に接続されスイツチオン箇所の抽出に使用す
るセレクタ回路３６と、デコーダ回路３７と、該
セレクタ回路３６及び該デコーダ回路３７の他方
の端子に接続されたスイツチマトリクス３８と、
発光ダイオード４１の点灯用として演算LSI３３
の他の端子に接続されたNOT素子３９と、該
NOT素子３９の他方の端子に接続された該発光
ダイオード４１と、該発光ダイオードの他方の端
子に抵抗を介して接続された電源と、ブザー４４
の鳴動用として演算LSI３３の他の端子に接続さ
れたバツフア素子４０と、該バツフア素子４０の
他方の端子に接続された２入力NAHD素子４３
と、該２入力NAHD素子４３の他方の端子に入
力として接続された発振回路４２と、該２入力
NAHD素子４３の他方の端子に出力として接続
された該ブザー４４と、該ブザー４４の他方の端
子に接続された電源と、演算LSI３３の他方の端
子に接続されたＰポート入力５３とから構成され
ている。

前記構成の動作としては、CPU１０からバス
ライン２０を経由したデータが、処理IC３０に
与えられると、TX２端子よりデータを出力し、
バツフア素子３１を経由して信号線３２に送出さ
れる。該データは、ケーブル６をとおり、入力装
置３の中にあるバツフア素子３５を経由して、演
算LSI３３へ入力される。入力後データを判別
し、結果をNOT素子３９を経由して発光ダイオ
ード４１を点灯するか、あるいは、バツフア素子
４０を経由して２入力NAHD素子４３の入力端
子をハイレベルにして、他の入力端子に発振回路
４２の出力が接続されている事により、該発振回
路４２の出力に同期してブザー４４を鳴動させ
る。

次に、目的とするスイツチオン箇所の抽出とし
て、セレクタ回路３６及びデコーダ回路３７へ、
それぞれアドレス信号５０及び５１を出力し、ス
イツチマトリクス３８全体をスキヤンニング操作
する。該処理中セレクタ回路３６の出力信号５２
に着目し、該出力信号５２がハイレベルの時、ス
イツチがオンしていることを表わす。すなわち、
アドレス信号５０及び５１が該スイツチオンアド
レスを表わしていることになる。該処理を継続し
て、スイツチマトリツク中のスイツチオンアドレ
スを抽出し、演算LSI３３のTX１端子よりデー
タを出力し、バツフア素子３４を経由して信号線
３２へ送出される。該データは、ケーブル６をと
おり、キー入力CE１６の中にあるバツフア素子
４５を経由して、処理IC３０へ入力される。該
処理結果送出されたデータは、バスライン２０を
経由して、CPU１０により判別される。

第５図は、入力装置３起動側のときのタイミン
グを示すフオーマツト図である。第５図におい
て、５５はスイツチマトリクススキヤンニング情
報、５６は入力装置３からキー入力CE１６への
データ転送情報、５７はキー入力CE１６から入
力装置３へのデータ転送情報を示す。前記のよう
に一連の動作が特定のパターンで繰り返すように
している。

第６図は、前記データ転送の時のシリアル転送
を示すフオーマツト図である。第６図Ａにおい
て、スタートビツトSTB及びストツプビツト
SPBではさまれた８ビツトのデータDTからなる
フオーマツトは、ノンリターンゼロ（以下、
NRZと称す）方式と呼ばれ、第６図Ｂに示すよ
うに、スタートビツトSTBの立下りタイミング
をとらえ、データの各ビツトの中央をねらいなが
らサンプリング（S₁〜S₁₀）し、データDTを読み
とるものである。

第７図は、キー入力CE１６から入力装置３へ
送出されるデータ例を示すフオーマツト図であ
る。Ｄ８は前に送信されたデータが判別不可能の
ため再度送出の依頼を示す。Ｄ７はフラグ等の初
期化を行なうことを示す。Ｄ６はスキヤンニング
停止（この指示によりキー入力CE１６側が起動
側となる）を示す。Ｄ５はスキヤンニング開始
（この指示により入力装置３側が起動側となる）
を示す。Ｄ４は発光ダイオード４１のオン・オフ
信号を示す。Ｄ３はブザー４４のオン・オフ信号
を示す。Ｄ２はダミーデータ要求を示す。Ｄ１は
入力装置識別要求を示すものである。

入力装置３からキー入力CE１６へ送出される
データとしては、スイツチオン箇所のスイツチア
ドレスを示すものであり、さらにダミーデータと
して、スイツチの配置されていないアドレス
（00）、あるいは（FF）を割り当てている。

次に、第８図から第１０図を用い、一実施例の
処理フローチヤートについて説明する。

電源投入後、ステツプ６０及び６１において、
キー入力CE１６及び入力装置３内部のカウンタ
類を初期化するイニシヤル処理を行なう。該処理
後キー入力CE１６側起動となり、入力装置３は
待状態となる。この状態の下において、ステツプ
６２で入力装置識別要求処理がおこなわれ、信号
線３２へ制御データが送出される。この制御デー
タとしては、第７図フオーマツトでＤ８（０）、
Ｄ７（０）、Ｄ６（０）、Ｄ５（０）、Ｄ４（０）、
Ｄ３（０）、Ｄ２（０）及びＤ１（１）のように
なる。該送出される制御データは、ステツプ６３
で受信データ判別処理により判別され、ステツプ
６４で判別完了チエツク処理がなされ、つぎのス
テツプ６５にうつる。ステツプ６５において、入
力装置識別処理は、第４図に示した演算LSIのＰ
ポート入力５３をチエツクする。たとえば、該Ｐ
ポート入力５３がハイレベルのときは、JISキー
配列のキーボードを示し、ロウレベルのときは、
フラツトキーボードと称される全文字配列の入力
装置を示すようにする。該処理後、ステツプ６６
で入力装置識別送出処理を行ない、信号線３２へ
データを送出する。該データは、前記入力装置識
別結果に対応し“１”あるいは“０”である。該
送出されたデータは、ステツプ６７で受信データ
判別処理がなされ、ステツプ６８で判別完了チエ
ツク処理がされ、ステツプ６９で入力装置登録処
理が行なわれる。次に、ステツプ７０において、
初期動作処理終了チエツク処理を行ない、CPU
１０が他初期動作のチエツクが完了するのを待
つ、当然該状態の下では、入力装置３側は待状態
のままとなる。該状態が解除される、つまり、つ
ぎの動作に移る場合、ステツプ７１でスキヤンニ
ング開始送出処理を行なう。該処理は、入力装置
３がつぎから起動側になることを示し、第７図で
示したデータＤ５を“１”とする。該送出された
データは、ステツプ７２で受信データ判別処理に
より判別される。つぎの、ステツプ７３で判別完
了チエツク処理がなされ、ついでステツプ７４で
スキヤンニング動作処理を行なう。該スキヤンニ
ング動作とは第４図に示したスイツチマトリクス
３８内の「オン」しているスイツチを抽出する動
作を示す。このスキヤンニング動作により送出す
べきデータがあるかどうか、ステツプ７５で送出
データチエツク処理を行なう。もし、送出すべき
データがある場合は、ステツプ７６でスイツチア
ドレス送出処理を行ない、信号線３２へデータを
送出する。該送出されたデータはキー入力CE１
６側で、ステツプ７７において受信データ判別処
理、ステツプ７８で判別完了チエツク処理がなさ
れて、次にステツプ７９で制御データ送出処理が
行なわれる。前記ステツプ７７からステツプ７９
までの処理における特徴として、オン情報が適確
に受付けられたことのみを送出する。なぜなら、
該受信したスイツチアドレスに対するチエツクと
して、ブザー４４のオン・オフ、発光ダイオード
４１のオン・オフすべきかどうかの判別処理は、
時間的に長くかかることを防止するためである。
そのため、つぎのデータが入力装置３より送出さ
れた場合に、返信としてブザー４４のオン・オ
フ、発光ダイオード４１のオン・オフを制御信号
として、キー入力CE１６側から送出するように
する。ただし、つぎのスキヤンニング動作でスイ
ツチアドレスが抽出される保証がないこともあ
り、該スイツチアドレスが抽出されない場合、ダ
ミーデータ要求として、第７図で示したデータＤ
２を“１”とする。該送出されたデータは、入力
装置３側で、ステツプ８０における受信データ判
別処理及びステツプ８１における判別完了チエツ
ク処理がなされ、かつステツプ８２で送出された
データに基づく制御データ処理を行なう。つぎ
は、ステツプ７４にもどり、スキヤンニング動作
処理から同様な処理を繰り返す。特に、ステツプ
７５の送出データチエツク処理の結果、送出すべ
きデータがない場合は、ステツプ８３でダミーデ
ータ要求チエツク処理を行なう。この結果、ダミ
ーデータの要求があつた場合は、ステツプ８６に
おいてダミーデータセツト処理を行ない、ステツ
プ７６のスイツチアドレス送出処理へジヤンプす
る。逆に、ダミーデータの要求がない場合は、ス
テツプ８４でスイツチアドレスが抽出されない回
数を計数するNCカウンタを加算する処理を行な
う。ここで、NCカウンタは、入力装置３からキ
ー入力CE１６へデータが転送されるとクリアさ
れる。該計数結果、ステツプ８５で特定値（10
回）に達したか否かチエツク処理を行なう。も
し、達していない場合は、ステツプ７４にもどり
スキヤンニング動作処理から同様な処理を繰り返
す。逆に計数が特定値に達した場合は、つぎのス
テツプ８６でダミーデータセツト処理を行なう。

この一連の動作は、該処理フローチヤートが入
力装置３側起動であるため、スイツチアドレスが
抽出されない場合、キー入力CE１６側へデータ
の送出ができない。本実施例は、これを防止する
ことにある。つまり、あくまでもデータの送受
は、シエイクハンド方式であるため、キー入力
CE１６側からブザー４４を鳴動したくても、入
力装置３側からの起動、つまりスイツチアドレス
が抽出されないときは送出不能となりうる。そこ
でスイツチアドレスが抽出されない場合、一定時
間（スキヤンニング動作回数10回、約100msec）
ごとに、キー入力CE１６側へダミーデータを送
出するようにした。該結果キー入力CE１６側で
制御信号がある場合、入力装置３側へ送出可能と
なる。

［発明の効果］ 本発明は前記のように、複数の接点を有する入
力装置と、この入力装置からの信号を処理する処
理装置との間で信号の伝送処理する信号伝送方式
において、前記両装置間を少なくとも３本のケー
ブルで接続し、これらのケーブルのうち少なくと
も１本を信号伝送用とし、この信号伝送線を介し
前記装置間で信号の授受を行うように構成し、電
源投入後入力装置の起動条件のとき、入力装置起
動後一定時間経過したときは入力装置から前記処
理装置にダミーデータを送出し、このダミーデー
タを受けた処理装置はダミーデータに基づいて制
御信号を前記入力装置に送り出すようにしたの
で、処理装置と入力装置との間で最小数のケーブ
ル本数としても相互にデータが衝突せず安定な、
安定なシリアル伝送をすることができ、信頼性及
び取扱性を向上することができるとともに、本体
の処理装置は、キー入力がない場合でも前記信号
伝送用ケーブルにおけるキー入力信号の監視を続
ける必要がないので、この処理装置が働いていな
い無駄時間を省くことができ、処理効率の高い信
号処理方式とすることができる。

【図面の簡単な説明】

第１図は入力装置における一般的な外観構成を
示す斜視図、第２図は第１図に示す構成を布線系
よりみたブロツク図、第３図は第２図に示す主制
御回路の構成を示すブロツク図、第４図は第３図
に示すキー入力CEと入力装置の構成を示すブロ
ツク図、第５図は入力装置起動側のときのタイミ
ングを示すフオーマツト図、第６図は前記データ
転送の時のシリアル転送を示すフオーマツト図、
第７図はキー入力CEから入力装置へ送出される
データ例を示すフオーマツト図、第８図〜第１０
図は本発明の一実施例の処理手順を示すフローチ
ヤートである。 ３…入力装置、６…ケーブル、１０…CPU、
１６…キー入力CE、２０…バスライン、３０…
処理IC、３３…演算LSI、３６…セレクタ回路、
３７…デコーダ回路、３８…スイツチマトリク
ス。

Claims (1)

1. 【特許請求の範囲】 １ 複数の接点を有する入力装置と、この入力装
   置からの信号を処理する処理装置との間で信号の
   伝送処理する信号伝送方式において、 前記両装置間を少なくとも３本のケーブルで接
   続し、これらのケーブルのうち少なくとも１本を
   信号伝送用とし、この信号伝送線を介し前記装置
   間で信号の授受を行うように構成し、電源投入後
   入力装置の起動条件のとき、入力装置起動後一定
   時間経過したときは入力装置から前記処理装置に
   ダミーデータを送出し、このダミーデータを受け
   た処理装置はダミーデータに基づいて制御信号を
   前記入力装置に送出すものである信号伝送方式。 ２ 前記特許請求の範囲第１項記載の信号伝送方
   式において、 入力装置起動条件のとき、前記処理装置から前
   記入力装置に送出された制御信号の中に特定の制
   御信号を含み、この制御信号が入力装置で検知さ
   れている場合において、新規に入力装置の接点オ
   ン情報が抽出されないとき、次のタイミングで入
   力装置からダミーデータを前記処理装置に送出す
   ようにした信号伝送方式。 ３ 前記特許請求の範囲第１項あるいは第２項の
   いずれか記載の信号伝送方式において、 入力装置から前記処理装置に送出すダミーデー
   タの間隔を可変にした信号伝送方式。