JPS61171222A - クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力クロックと同一あるいは異なる周波数で任
意の位相の出力クロックを発生させるクロック発生回路
に関する。

例えば、ＰＣＭ通信システム等における送受信装置間で
発生する位相のずれ等を予め調整あるいは試験するため
、工場において任意の位相を有するクロックを発生す名
装置が必要とされる。本発明は広範に亘り安定して位相
を変化できるクロック発生回路を提供するものである。

〔従来の技術〕

クロックの位相を任意に設定可能なりロック発生回路と
してＰＬＬ回路が良く知られている。第２図はデジタル
型のＰＬＬ回路の一例を示す回路図である。同図におい
て入力端子ｌに印加された入力クロックと出力端子２に
発生するクロックとの排他的論理和出力がＥｘ、ＯＲゲ
ート３の出力として得られる。この出力にて周波数の異
なるクロック発生器４．５の出力を選択的に１／Ｎ分周
器６に供給し、分周出力をＥｘ、ＯＲゲート３の一方の
入力端子に帰還してループを安定化させる。

この回路において出力クロックの位相゛を変化させるに
はクロック発生器４．５のうち、何れか一方の周波数を
変化させれば良い。

アナロク：型のＰＬＬ回路を用いても出力周波数の位相
を変えることはできるが、部品精度あるいは温度補償と
いった問題があるのみならず回路構成が複雑となり、ま
た、装置が大型化する。

〔発明が解決しようとする問題点〕

デジタル型のＰＬＬ回路にあっては出力周波数の位相を
変化させるため周波数の異なる３つのクロックが必要で
あると共に、出力周波数を変化できるクロック発生器を
用いる必要がある。一方アナログ型のＰＬＬ回路にあっ
ては回路構成が複雑になり、また、動作の安定性に問題
がある。加うるにＰＬＬ回路を用いる場合は位相を大き
く偏移させるとロックが外れるという欠点も有している
。

ｃ問題点を解決するための手段〕 本発明は上述の問題点を解決し得るクロック発生回路を
提供するもので、その手段は初期化信号に応答して初期
化され入力クロックを計数する計数器と、前記入力クロ
ックと同期をとりつつ初期化信号を発生する初期化信号
発生回路と、前記計数器の出力で同期のとれた発振出力
を発生する位相同期発振器とを備え、前記入力クロック
と同一又は異なる周波数で任意の位相の出力クロックを
発生するように構成したものである。

（作用〕 本発明回路によれば、初期化信号発生回路からの初期化
信号によって初期化されて、つまり位相設定が為されて
入力クロックを計数する計数器の出力で同期をとられた
発振出力が位相同期発振器から発生される。

従って、初期化信号を変えることによって入力クロック
と同一又は異なる周波数で任意の位相の出力クロックを
発生することができる。

〔実施例〕

第１図は本発明の一実施例のブロック回路図であって、
第１．第２の計数器７．８と一致検出回路９およびＰＬ
Ｏ回路１０が示される。また、図　　　　　Ｊ中１１は
入力端子であって、この入力端子１１に印加されるｒｏ
の周波数を有する入力クロックが第１．第２の計数器７
，８で計数される。第１の計数器７は、例えば１６進カ
ウンタで構成され、θ〜Ｆの値を繰り返して出力する。

この出力は位相の設定値と比較を行ない、一致を検出す
るための一致検出回路９に供給される。第２の計数器８
は入力クロックを第１の計数器７と同様に計数するが、
一致検出回路９が一致出力を発生すると初期化されて所
定の値にセントされる。従って、第２の計数器８の出力
は第１の計数器７の出力に対して一定の位相差を有して
いる。次いで第２の計数器７の出力がＰＬＯＩＯに供給
される。ＰＬＯｌＯは入力の位相に同期した発振出力を
発生するもので第２の計数器８にてｆｏ／Ｎに分周され
たクロックの周波数をＮ逓倍し、入力クロックと周波数
が同一で所定の位相のクロックを発生する。

なお、ＰＬＯＩＯにおける発振周波数ｆ１は入力クロッ
クの周波数ｒｏより高（設定することもできるし、また
、低く設定することもできる。

〔発明の効果〕

以上述べたように本発明によれば、簡易な回路構成で広
範に亘る位相調整ができ、また動作が安定なりロック発
生回路が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック回路図、第２図は
従来例のブロック回路図である。 図中、７・・・第１の計数器、８・・・第２の計数器、
９・・・一致検出回路、１０・・・ＰＬＯである。

Claims (2)

【特許請求の範囲】
1. （１）初期化信号に応答して初期化され入力クロックを
   計数する計数器と、前記入力クロックと同期をとりつつ
   初期化信号を発生する初期化信号発生回路と、前記計数
   器の出力で同期のとれた発振出力を発生する位相同期発
   振器とを備え、前記入力クロックと同一又は異なる周波
   数で任意の位相の出力クロックを発生することを特徴と
   するクロック発生回路。
2. （２）前記初期化信号発生回路は前記入力クロックを計
   数する計数器と、該計数器の計数値と位相設定値とが一
   致したことを検出する一致検出回路とで構成されたこと
   を特徴とする特許請求の範囲第１項記載のクロック発生
   回路。