JPS61170873A - 関数発生器 - Google Patents
関数発生器Info
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- JPS61170873A JPS61170873A JP1311885A JP1311885A JPS61170873A JP S61170873 A JPS61170873 A JP S61170873A JP 1311885 A JP1311885 A JP 1311885A JP 1311885 A JP1311885 A JP 1311885A JP S61170873 A JPS61170873 A JP S61170873A
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- input voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、非線形関数を近似的に折線関数で出力する関
数発生器に関する。
数発生器に関する。
背景技術
このような折線関数発生器は、たとえば距離を計測する
ために必要となる。すなわち距離に対応した電気信号の
レベルがその計測される距離と正比例などの1次関数な
どの関係にないときには、前記関数発生器を用いて1次
関数となるように補正することが望まれることがある。
ために必要となる。すなわち距離に対応した電気信号の
レベルがその計測される距離と正比例などの1次関数な
どの関係にないときには、前記関数発生器を用いて1次
関数となるように補正することが望まれることがある。
関数発生器は、このような技術分野に好適に用いられる
。
。
第9図は、典型的な先行技術を示す電気回路図である。
入力電圧v1は、抵抗rsを介して演算増幅器Aへの反
転入力端子に印加される。演算増幅器Aの非反転入力端
子は接地される。演算増幅器Aには、不帰還抵抗「fが
並列に接続される。抵抗「Sには抵抗r2とダイオード
D1の直列回路が並列に接続されろ。抵抗R2とダイオ
ードD1との接続点1には、バイアス電圧+Vaが抵抗
r1 を介して印加される。このような構成では、入
力電圧v1が印加されると、#S9図に示されるような
特性を有する出力電圧■2が与えられる。第10図で明
らかのように、入力電圧■1が折点入力電圧Vs以上で
あるときには利得G。は、第1式で示される。
転入力端子に印加される。演算増幅器Aの非反転入力端
子は接地される。演算増幅器Aには、不帰還抵抗「fが
並列に接続される。抵抗「Sには抵抗r2とダイオード
D1の直列回路が並列に接続されろ。抵抗R2とダイオ
ードD1との接続点1には、バイアス電圧+Vaが抵抗
r1 を介して印加される。このような構成では、入
力電圧v1が印加されると、#S9図に示されるような
特性を有する出力電圧■2が与えられる。第10図で明
らかのように、入力電圧■1が折点入力電圧Vs以上で
あるときには利得G。は、第1式で示される。
f
Go” □ ・・・(1)入力
電圧v1が折点入力電圧Vs未満にあるときには、利得
Gsは第2式で示される。
電圧v1が折点入力電圧Vs未満にあるときには、利得
Gsは第2式で示される。
Gs=rf ・(1/rs+1 /rlJ−r2 )・
=(2)ここでr 1 zr2は、抵抗r1と抵抗r2
との並列抵抗値を表わす。ここでVsは第3式を満たし
ている。
=(2)ここでr 1 zr2は、抵抗r1と抵抗r2
との並列抵抗値を表わす。ここでVsは第3式を満たし
ている。
Vs= Vd+(Vd−V Q )・ r2 /rl
・=(3)ここでVdは、ダイオードD1の純方向電
圧降下を示している。
・=(3)ここでVdは、ダイオードD1の純方向電
圧降下を示している。
このような先行技術では、利得G0.Gsおよび折点入
力電圧Vsは、抵抗rl 、r29rsに依存して相互
に関連して変化する。したがって利得G、、GS折点入
力電圧Vsを独立に設定することができず、希望する折
線関数を与えることができない。
力電圧Vsは、抵抗rl 、r29rsに依存して相互
に関連して変化する。したがって利得G、、GS折点入
力電圧Vsを独立に設定することができず、希望する折
線関数を与えることができない。
第11図は他の先行技術の電気的構成を示すプaツク図
である。入力電圧v1は増幅器AOによって増幅されて
加算器2に与えられる。また、入力電圧v1は、比較器
C1の一方の入力端子に印加されるとともに、また減算
器3に与えられる。
である。入力電圧v1は増幅器AOによって増幅されて
加算器2に与えられる。また、入力電圧v1は、比較器
C1の一方の入力端子に印加されるとともに、また減算
器3に与えられる。
基準電圧発生回路S1からの基準電圧Vslは、比較回
路C1の他方の入力端子に印加される、また、この基準
電圧Vs、は、減算器3に与えられる。減算器3では、
入力電圧■1と基準電圧vS、との差が求められ、この
求められた値は増幅器A1で増幅される。前記比較器C
1では、入力電圧v1が基準電圧Vs+以上であるとき
には、スイッチ5が導通され、これによって、増幅器A
1からの出力はスイッチ5を介して加算器2に与えられ
る。加算器2では、入力電圧v1とスイッチ5を介して
与えられる値とを加算して出力電圧v2を出力する。
路C1の他方の入力端子に印加される、また、この基準
電圧Vs、は、減算器3に与えられる。減算器3では、
入力電圧■1と基準電圧vS、との差が求められ、この
求められた値は増幅器A1で増幅される。前記比較器C
1では、入力電圧v1が基準電圧Vs+以上であるとき
には、スイッチ5が導通され、これによって、増幅器A
1からの出力はスイッチ5を介して加算器2に与えられ
る。加算器2では、入力電圧v1とスイッチ5を介して
与えられる値とを加算して出力電圧v2を出力する。
入力電圧■1は、また比較器C2の一方の入力端子に印
加されるとともに、また減算器6に印加される。基準電
圧発生回路S2からの基準電圧Vs2は、前記比較器C
2の他方の入力端子に与えられるとともに、減算器6に
印加される。減算器6では、入力電圧v1と基準電圧V
s2との差が求められ、この求められた値は増幅器A2
で増幅され −る。前記比較器C2は入力電圧■2
が基準電圧■s2よりも大であるときには、スイッチ6
を導通する。スイッチ6を、介して加算n2に与えられ
る。
加されるとともに、また減算器6に印加される。基準電
圧発生回路S2からの基準電圧Vs2は、前記比較器C
2の他方の入力端子に与えられるとともに、減算器6に
印加される。減算器6では、入力電圧v1と基準電圧V
s2との差が求められ、この求められた値は増幅器A2
で増幅され −る。前記比較器C2は入力電圧■2
が基準電圧■s2よりも大であるときには、スイッチ6
を導通する。スイッチ6を、介して加算n2に与えられ
る。
そして加算器2では、このスイッチ6を介して与えられ
る値と、増幅器AOからの出力とを加算して出力信号■
2を出力する。
る値と、増幅器AOからの出力とを加算して出力信号■
2を出力する。
このような構成では、入力信号v1が入力されると、第
12図に示されるような基準電圧Vsl。
12図に示されるような基準電圧Vsl。
Vs2で増幅率が変化する折#i特性が与えられる。
さらに増幅器の個数を3.4.5・・・と設けて順次加
算して複数の折点を有する折線関数が得られる。
算して複数の折点を有する折線関数が得られる。
このような先行技術では、第12図で明らかのように折
点は独立に設定されるけれども、増幅率は原点側の増幅
の影響を考慮し決定される。
点は独立に設定されるけれども、増幅率は原点側の増幅
の影響を考慮し決定される。
このようにして第9図および第11図に示される先行技
術では全体的なバランスというものが個々の回路定数の
決定に左右され安定性を欠くことになる。またその調整
も難しく、したがって非線形入力の線形化などに使用す
る場合、非線形入力の特性のばらつきに対応することが
困難なものとなる。
術では全体的なバランスというものが個々の回路定数の
決定に左右され安定性を欠くことになる。またその調整
も難しく、したがって非線形入力の線形化などに使用す
る場合、非線形入力の特性のばらつきに対応することが
困難なものとなる。
目 的
本発明の目的は、上述の技術的課題を解決し、入力信号
の変位両端を固定した状態でその両端間の特性を任意に
変えられることができ、しかも入り信号が非線形である
場合でもその特性のばらつきに対応することが容易であ
る関数発生器を提供することである。
の変位両端を固定した状態でその両端間の特性を任意に
変えられることができ、しかも入り信号が非線形である
場合でもその特性のばらつきに対応することが容易であ
る関数発生器を提供することである。
実施例
第1図は本発明の一実施例の電気的構成を示すブロック
図である。入力電圧■1は増幅器AIOで増幅されで、
加算器11に印加される。*た入力電圧v1は増幅器A
llに印加され、また比較器C3の一方の入力端子に印
加され、さらに減算器12に印加される。基準電圧発生
回路S3からの基準電圧Vs、は、比較器C3の他方の
入力端子に印加されるとともに、減算器12に印加され
る。
図である。入力電圧■1は増幅器AIOで増幅されで、
加算器11に印加される。*た入力電圧v1は増幅器A
llに印加され、また比較器C3の一方の入力端子に印
加され、さらに減算器12に印加される。基準電圧発生
回路S3からの基準電圧Vs、は、比較器C3の他方の
入力端子に印加されるとともに、減算器12に印加され
る。
減算器12では、入力電圧■1と基準電圧Vs、との差
が求められ、増幅器A12で増幅される。比較器C3で
は、入力電圧■1が基準電圧Vs1以上であるときには
、スイッチ14を導通する。そのため、増幅器A12の
出力はスイッチ14を介して加算器13に与えられる。
が求められ、増幅器A12で増幅される。比較器C3で
は、入力電圧■1が基準電圧Vs1以上であるときには
、スイッチ14を導通する。そのため、増幅器A12の
出力はスイッチ14を介して加算器13に与えられる。
加算器13では、増4QiA11からの出力と、増幅器
A12からノ出力とを加算して、もう1つの加算器11
に与える。
A12からノ出力とを加算して、もう1つの加算器11
に与える。
加算器11では、加算器13からの出力と増幅器AIO
からの出力を加算して、出力電圧V2として出力する。
からの出力を加算して、出力電圧V2として出力する。
なお増幅器AIOの利得は一定に維持される。また増幅
器Allの利得をGとすると、増幅器A12の利得は一
2Gで表わされる。ここで利得Gは可変である。
器Allの利得をGとすると、増幅器A12の利得は一
2Gで表わされる。ここで利得Gは可変である。
このような構成を有する関数発生器では、増幅器AIO
の出力電圧VIOと入力電圧■1との入出力特性は、第
2図(1)で示される。第2図(1)で明らかなように
、予め定めた一定利得によって入力電圧■1の増加に伴
って、出力電圧■10は1次関数的に増加する。そうし
て入力電圧■1が予め定めた値Ve、になったときは、
出力電圧V10は値Ve2となる。
の出力電圧VIOと入力電圧■1との入出力特性は、第
2図(1)で示される。第2図(1)で明らかなように
、予め定めた一定利得によって入力電圧■1の増加に伴
って、出力電圧■10は1次関数的に増加する。そうし
て入力電圧■1が予め定めた値Ve、になったときは、
出力電圧V10は値Ve2となる。
また加算器13からの出力電圧V13と、入力電圧■1
との入出力特性は第2図(2)で示される。
との入出力特性は第2図(2)で示される。
第2図(2)で明らかなように、入力電JIVIが0ま
たはVe、であるときには、出力電圧V13は0である
。また入力電圧■1が0〜Ve、の範囲において、入力
電圧v1がO〜Ve/2 であるときには、入力電圧
v1が増大するにつれて、出力電圧V1.3の絶対値が
増大していく。入力電圧■1がVe、/2〜■2の範囲
で増大していくときには、出力電圧V13はその絶対値
が減少していく。そしてVe、/2の点で折点が生じる
。このVe、/2の点における出力電圧V13の絶対値
は利得Gを変化することによって設定することができる
。
たはVe、であるときには、出力電圧V13は0である
。また入力電圧■1が0〜Ve、の範囲において、入力
電圧v1がO〜Ve/2 であるときには、入力電圧
v1が増大するにつれて、出力電圧V1.3の絶対値が
増大していく。入力電圧■1がVe、/2〜■2の範囲
で増大していくときには、出力電圧V13はその絶対値
が減少していく。そしてVe、/2の点で折点が生じる
。このVe、/2の点における出力電圧V13の絶対値
は利得Gを変化することによって設定することができる
。
第2図(1)および第2図(2)の特性を、加算器11
で加算することによって第2図(3)で示される特性が
与えられる。これによってO〜Ve、の間でVe、/2
で折点を有する種々の希望する折線関数を得ることが可
能となる。
で加算することによって第2図(3)で示される特性が
与えられる。これによってO〜Ve、の間でVe、/2
で折点を有する種々の希望する折線関数を得ることが可
能となる。
第3図は本発明の他の実施例の電気回路図である。入力
電圧v1は、抵抗R1を介して演算増幅器A13の反転
入力端子に与えられる・演算増加 I器A13の
非反転入力側と出力側とには、負帰還抵抗R9が並列に
接続される。この演算増幅器A13の非反転入力端子は
、抵抗R2を介して可変抵抗Rαに接続される。可変抵
抗Rαには、基準電圧+Vαが印加される。抵抗R2と
演算増幅器A13との間には接地された抵抗R8が接続
される。増幅器A13からの出力は、逆極性に接続され
たグイオー1/D2、抵抗R4を介して接続、4 Ml
に与えられる。また入力電圧■1は抵抗R3を介して接
続点M1に与えられ、この接続点M1で増幅器A13の
出力と加算されて増幅器A14の反転入力端子に与えら
れる。演算増幅器A14の非反転入力端子は接地される
。演算増幅器A14の反転入力側と出力側には、可変抵
抗RLが並列に接続される。演算増幅器A14からの出
力は、抵抗R6を経て接続点M2に与えられる。一方、
入力電圧v1は抵抗R5を介して接続点M2に与えられ
、接続点3によって増幅器A14の出力が加算されて演
算増幅器A15の反転入力端子に与えられる。演算増幅
器A15の反転入力側と出力側とには、負帰還抵抗R7
が並列に接続される。
電圧v1は、抵抗R1を介して演算増幅器A13の反転
入力端子に与えられる・演算増加 I器A13の
非反転入力側と出力側とには、負帰還抵抗R9が並列に
接続される。この演算増幅器A13の非反転入力端子は
、抵抗R2を介して可変抵抗Rαに接続される。可変抵
抗Rαには、基準電圧+Vαが印加される。抵抗R2と
演算増幅器A13との間には接地された抵抗R8が接続
される。増幅器A13からの出力は、逆極性に接続され
たグイオー1/D2、抵抗R4を介して接続、4 Ml
に与えられる。また入力電圧■1は抵抗R3を介して接
続点M1に与えられ、この接続点M1で増幅器A13の
出力と加算されて増幅器A14の反転入力端子に与えら
れる。演算増幅器A14の非反転入力端子は接地される
。演算増幅器A14の反転入力側と出力側には、可変抵
抗RLが並列に接続される。演算増幅器A14からの出
力は、抵抗R6を経て接続点M2に与えられる。一方、
入力電圧v1は抵抗R5を介して接続点M2に与えられ
、接続点3によって増幅器A14の出力が加算されて演
算増幅器A15の反転入力端子に与えられる。演算増幅
器A15の反転入力側と出力側とには、負帰還抵抗R7
が並列に接続される。
また増幅器A15の非反転入力端子は接地される。
なお、ここで可変抵抗Rαからの出力電圧をVdで示し
、またダイオードD2からの出力電圧は■pで示し、さ
らに増幅器A14からの出力電圧をVqで示す。また抵
抗R1〜R7の抵抗値はすべて等しく、また抵抗R8と
抵抗R9との抵抗値は等しいものとする。さらに抵抗R
9の抵抗値は抵抗R1の抵抗値の2倍である。このよう
な構成によれば、出力電圧Vpと入力電圧■1との入出
力特性は、第4図(1)で示される。第4図(1)で明
らかなように、出力電圧Vpは、入力電圧■1が基準電
圧Vd以上であるときに出力される。そしてその後入力
電圧■1が増加するにつれて出力電圧Vpは、その絶対
値が増加して〜tく。このときの増加率は2倍である。
、またダイオードD2からの出力電圧は■pで示し、さ
らに増幅器A14からの出力電圧をVqで示す。また抵
抗R1〜R7の抵抗値はすべて等しく、また抵抗R8と
抵抗R9との抵抗値は等しいものとする。さらに抵抗R
9の抵抗値は抵抗R1の抵抗値の2倍である。このよう
な構成によれば、出力電圧Vpと入力電圧■1との入出
力特性は、第4図(1)で示される。第4図(1)で明
らかなように、出力電圧Vpは、入力電圧■1が基準電
圧Vd以上であるときに出力される。そしてその後入力
電圧■1が増加するにつれて出力電圧Vpは、その絶対
値が増加して〜tく。このときの増加率は2倍である。
演算増幅器A14に関連して、入力電圧■1が0〜Ve
、では、出力電圧Vqは第4図(2)で示されるとおり
Oであり、入力電圧v1が0〜Ve、の範囲において、
入力電圧v1が0− V e+ / 2の範囲で増大す
るにつれて、その絶対値が増大し、Ve1/2〜Vel
の範囲では、入力電圧v1の増大するにつれて出力電圧
Vqの絶対値が小さくなる。
、では、出力電圧Vqは第4図(2)で示されるとおり
Oであり、入力電圧v1が0〜Ve、の範囲において、
入力電圧v1が0− V e+ / 2の範囲で増大す
るにつれて、その絶対値が増大し、Ve1/2〜Vel
の範囲では、入力電圧v1の増大するにつれて出力電圧
Vqの絶対値が小さくなる。
入力電圧が■e1/2であるときの出力電圧Vqの値V
qlは、可変抵抗RLによって独立しで設定することが
できる。
qlは、可変抵抗RLによって独立しで設定することが
できる。
第4図〈1)および第4図(2)の特性を接続点M2で
加算することによって第4図(3)の特性を得ることが
できる。tjfJ4図で明らかなように、O〜Ve、の
間でVe、/2で折れ曲がった折線関数を出力すること
が可能となる。なお演算増幅器A15の増幅率を変える
ことによって、出力電圧の特性は全体的にバランスを気
にせずに変化させることが可能である。
加算することによって第4図(3)の特性を得ることが
できる。tjfJ4図で明らかなように、O〜Ve、の
間でVe、/2で折れ曲がった折線関数を出力すること
が可能となる。なお演算増幅器A15の増幅率を変える
ことによって、出力電圧の特性は全体的にバランスを気
にせずに変化させることが可能である。
第5図は本発明のさらに他の実施例の電気的構成を示す
ブロック図であるゆこの実施例は前述の第1図示の実施
例に類似し、対応する部分には同一の参照符を付す。注
目すべきはこの実施例では、前述の増幅器A12に変え
て利得がaである増幅器A1Gと、利得が−Gである増
幅器A17とが用いられる。減算器12からの出力は、
増幅器A16によって増幅されて、もう1つの増幅器A
17に与えられ、さらに増幅されてスイッチ14に与え
られる。なおここでaは第4式を満たしている。
ブロック図であるゆこの実施例は前述の第1図示の実施
例に類似し、対応する部分には同一の参照符を付す。注
目すべきはこの実施例では、前述の増幅器A12に変え
て利得がaである増幅器A1Gと、利得が−Gである増
幅器A17とが用いられる。減算器12からの出力は、
増幅器A16によって増幅されて、もう1つの増幅器A
17に与えられ、さらに増幅されてスイッチ14に与え
られる。なおここでaは第4式を満たしている。
Vsaに−V win
ここでV sinは電圧の最小値を示し、■曽axは電
圧の最大値を示している。
圧の最大値を示している。
増幅器AIOからの出力電圧VIOと、入力電圧V1と
の入出力特性は第6図(1)で示される。
の入出力特性は第6図(1)で示される。
第6図(1)で明らかなように入力電圧v1が増加する
につれて、出力電圧VIOは1次関数的に増加していく
。
につれて、出力電圧VIOは1次関数的に増加していく
。
一方、加算器13からの出力電圧V13と、入力電圧■
1との入出力特性は、第6図(2)で示される。入力電
圧V1がOおよV V e +であるときには、出力電
圧V13は0である。また入力電圧V1がO〜Velの
範囲にあって、O〜Vs、/2の範囲においては入力電
圧v1が増加するにつれて、 −出力電圧V13の
絶対値が増加していく、入力電圧v1が、Vs3〜Ve
、であると軽には、入力電圧v1が増加するにつれて出
力電圧V13はその絶対値が減少していく。
1との入出力特性は、第6図(2)で示される。入力電
圧V1がOおよV V e +であるときには、出力電
圧V13は0である。また入力電圧V1がO〜Velの
範囲にあって、O〜Vs、/2の範囲においては入力電
圧v1が増加するにつれて、 −出力電圧V13の
絶対値が増加していく、入力電圧v1が、Vs3〜Ve
、であると軽には、入力電圧v1が増加するにつれて出
力電圧V13はその絶対値が減少していく。
加算器11でこの第6図(1)およC/第6図(2)の
特性が加算されて、第6図(3)の特性が示される。こ
れによって出力電圧■1が0−Ve、の開にわたって変
化するときには、基準電圧Vsiの点で折れ曲がった折
NaI!1敗を出力される。しかも利得Gおよび基準電
圧Vs=を変化させることによって種々の希望する折線
関数を与えることが可能とな1 る。
特性が加算されて、第6図(3)の特性が示される。こ
れによって出力電圧■1が0−Ve、の開にわたって変
化するときには、基準電圧Vsiの点で折れ曲がった折
NaI!1敗を出力される。しかも利得Gおよび基準電
圧Vs=を変化させることによって種々の希望する折線
関数を与えることが可能とな1 る。
第7図は、本発明の他の実施例の電気回路図である。こ
の実施例は前述の第3図の実施例に類似し、対応する部
分には同一の参照符を付す。注目すべきはこの実施例で
は、抵抗R9に変えて抵抗R20が用いられ、また抵抗
R8に変えて抵抗R21が用いられる。この抵抗RIO
と抵抗R21との抵抗値は等しく、抵抗R1と抵抗値の
0倍の抵抗値を有している。ここでαは第5式を充足す
る。
の実施例は前述の第3図の実施例に類似し、対応する部
分には同一の参照符を付す。注目すべきはこの実施例で
は、抵抗R9に変えて抵抗R20が用いられ、また抵抗
R8に変えて抵抗R21が用いられる。この抵抗RIO
と抵抗R21との抵抗値は等しく、抵抗R1と抵抗値の
0倍の抵抗値を有している。ここでαは第5式を充足す
る。
したがって演算増幅器A13では、入力信号をa倍増幅
して出力する。前述と同様にダイオードD2は演算増幅
器A13の出力が負になるまでオンせず、したがってこ
のダイオードD2のオン電圧が折点入力電圧となる。そ
して出力電圧Vpと入力電圧V1との入出力特性は第8
図(1)で示される。直線に1はaが小の場合を示し、
直#iK2はaが大であるときを示している。また出力
電圧Vqと入力端子v1との入出力特性は、第8図(2
)で示される。入力電圧V1が0およびVelであると
きには、出力電圧Vqは0である。また、入力電圧v1
がO〜Velの範囲においてθ〜■dの範囲では、出力
電圧Vqはその負の絶対値が増大し、Vd〜Velの範
囲では入力電圧■1が増加するにつれて出力電圧Vqの
負の絶対値は小さくなる。
して出力する。前述と同様にダイオードD2は演算増幅
器A13の出力が負になるまでオンせず、したがってこ
のダイオードD2のオン電圧が折点入力電圧となる。そ
して出力電圧Vpと入力電圧V1との入出力特性は第8
図(1)で示される。直線に1はaが小の場合を示し、
直#iK2はaが大であるときを示している。また出力
電圧Vqと入力端子v1との入出力特性は、第8図(2
)で示される。入力電圧V1が0およびVelであると
きには、出力電圧Vqは0である。また、入力電圧v1
がO〜Velの範囲においてθ〜■dの範囲では、出力
電圧Vqはその負の絶対値が増大し、Vd〜Velの範
囲では入力電圧■1が増加するにつれて出力電圧Vqの
負の絶対値は小さくなる。
ここで増幅率はRL、αを変化することによって変える
ことができ、また極値をもつ折点入力電圧は、基準電圧
Vdを変化することによって変えることができる。また
増幅率と極値とは独立して設定することができる。
ことができ、また極値をもつ折点入力電圧は、基準電圧
Vdを変化することによって変えることができる。また
増幅率と極値とは独立して設定することができる。
第8図(1)および第8図(2)の特性を接続点M2で
加算して第8図(3)の特性が得られる。この第8図(
3)では、前記可変抵抗RLの抵抗値を抵抗)く1の2
分の1とし、さらに基準電圧■dをVd= 3 / 4
X (V el)であり、演算増幅器A15の増幅率
を1とした場合のグラフである。第8図(3)で明らか
なように、基準電圧Vdで折れ曲がった折#1I31!
敗が与えられる。なお、演算増幅器A15の増幅率を変
えることによって入力電圧■2の特性は、全体的にバラ
ンスをくずさずに変えることが可能となる。
加算して第8図(3)の特性が得られる。この第8図(
3)では、前記可変抵抗RLの抵抗値を抵抗)く1の2
分の1とし、さらに基準電圧■dをVd= 3 / 4
X (V el)であり、演算増幅器A15の増幅率
を1とした場合のグラフである。第8図(3)で明らか
なように、基準電圧Vdで折れ曲がった折#1I31!
敗が与えられる。なお、演算増幅器A15の増幅率を変
えることによって入力電圧■2の特性は、全体的にバラ
ンスをくずさずに変えることが可能となる。
効 果
以上のように本発明によれば、入力信号の変位両端を固
定した状態でその両端間の特性を任意に変えることが可
能となる。したがって入力信号が非線形である場合にそ
の特性のバラつきに対応することが容易となる。さらに
設計変更などに対処することも容易となる。
定した状態でその両端間の特性を任意に変えることが可
能となる。したがって入力信号が非線形である場合にそ
の特性のバラつきに対応することが容易となる。さらに
設計変更などに対処することも容易となる。
第1図は本発明の一実施例の電気的構成を示すブロック
図、第2図はPtIJ1図示の実施例の入出力特性を示
すグラフ、第3図は本発明の他の実施例の電気回路図、
第4図は第3図示の実施例の入出力特性を示すグラフ、
tpJ5図は本発明のさらに他の実施例の電気的構成を
示すブロック図、第6図は第5図示の実施例の入出力特
性を示すグラフ、第7図は本発明の他の実施例の電気回
路図、第8図は第7図示の実施例の入出力特性を示すグ
ラフ、第9図は典型的な先行技術の電気回路図、第10
図は第9図示の先行技術の入出力持性を示すグラフ、第
11図は他の先行技術の電気的構成を示すブロック図、
第12図は第11図に示される他の先行技術の入出力特
性を示すグラフである。 ■1・・・入力電圧、■2・・・出力電圧、Al0−A
17・・・増幅器、C3・・・比較器、11.13・・
・加算器、12・・・減算器、14・・・スイッチ、R
1−R9゜R20,R21,Rff、Rし°゛抵抗、’
Vs、、Vs、、Vd /・・・基準電圧 第4図 第5図 第8図 第9図 第10図 第11図 第12図 手続補正書 昭和60年 3月25日
図、第2図はPtIJ1図示の実施例の入出力特性を示
すグラフ、第3図は本発明の他の実施例の電気回路図、
第4図は第3図示の実施例の入出力特性を示すグラフ、
tpJ5図は本発明のさらに他の実施例の電気的構成を
示すブロック図、第6図は第5図示の実施例の入出力特
性を示すグラフ、第7図は本発明の他の実施例の電気回
路図、第8図は第7図示の実施例の入出力特性を示すグ
ラフ、第9図は典型的な先行技術の電気回路図、第10
図は第9図示の先行技術の入出力持性を示すグラフ、第
11図は他の先行技術の電気的構成を示すブロック図、
第12図は第11図に示される他の先行技術の入出力特
性を示すグラフである。 ■1・・・入力電圧、■2・・・出力電圧、Al0−A
17・・・増幅器、C3・・・比較器、11.13・・
・加算器、12・・・減算器、14・・・スイッチ、R
1−R9゜R20,R21,Rff、Rし°゛抵抗、’
Vs、、Vs、、Vd /・・・基準電圧 第4図 第5図 第8図 第9図 第10図 第11図 第12図 手続補正書 昭和60年 3月25日
Claims (1)
- 【特許請求の範囲】 予め定めた変位幅を有する入力信号を、一定の予め定め
た増幅率で増幅する第1増幅回路と、前記入力信号の変
位幅両端において増幅率が零であり、変位幅間では零で
はない増幅率を有する第2増幅回路と、 前記第1増幅回路および第2増幅回路からの出力を加算
または減算する回路とを含むことを特徴とする関数発生
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311885A JPS61170873A (ja) | 1985-01-25 | 1985-01-25 | 関数発生器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311885A JPS61170873A (ja) | 1985-01-25 | 1985-01-25 | 関数発生器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61170873A true JPS61170873A (ja) | 1986-08-01 |
Family
ID=11824237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1311885A Pending JPS61170873A (ja) | 1985-01-25 | 1985-01-25 | 関数発生器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61170873A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7267015B2 (en) | 2004-09-20 | 2007-09-11 | Quantum Corporation | System and method for testing media device doors |
-
1985
- 1985-01-25 JP JP1311885A patent/JPS61170873A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7267015B2 (en) | 2004-09-20 | 2007-09-11 | Quantum Corporation | System and method for testing media device doors |
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