JPS6117049A - スル−ホ−ル検査装置 - Google Patents
スル−ホ−ル検査装置Info
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- JPS6117049A JPS6117049A JP13520184A JP13520184A JPS6117049A JP S6117049 A JPS6117049 A JP S6117049A JP 13520184 A JP13520184 A JP 13520184A JP 13520184 A JP13520184 A JP 13520184A JP S6117049 A JPS6117049 A JP S6117049A
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- Japan
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- hole
- signal
- light
- defect
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
- G01N21/84—Systems specially adapted for particular applications
- G01N21/88—Investigating the presence of flaws or contamination
- G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
- G01N21/956—Inspecting patterns on the surface of objects
- G01N21/95692—Patterns showing hole parts, e.g. honeycomb filtering structures
Landscapes
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Biochemistry (AREA)
- General Health & Medical Sciences (AREA)
- General Physics & Mathematics (AREA)
- Immunology (AREA)
- Pathology (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、透光性のプリント配線基板（以下プリント板
と略称する）において、表裏プリント配線間等を電気的
に接続するために設けた導電層として貫通孔の内壁面に
形成したスルーホールの欠陥を検査するスルーホール検
査装置に関する。
と略称する）において、表裏プリント配線間等を電気的
に接続するために設けた導電層として貫通孔の内壁面に
形成したスルーホールの欠陥を検査するスルーホール検
査装置に関する。
両面プリント板または多層プリント板には、それら基板
に形成されている表裏プリント配線間または、各層プリ
ント配線間の電気的接続のために、スルーホールが電気
的または化学的メッキ法によシメッキされて形成される
。
に形成されている表裏プリント配線間または、各層プリ
ント配線間の電気的接続のために、スルーホールが電気
的または化学的メッキ法によシメッキされて形成される
。
このスルーホールのメッキ層は常に良好な状態にあると
は限らず、切れ目、ピンホール等の欠陥が生ずることが
ある。この欠陥はその接続目的を阻害し、プリント板の
信頼性を低下させるので、このような欠陥をあらかじめ
検査する必要がある。
は限らず、切れ目、ピンホール等の欠陥が生ずることが
ある。この欠陥はその接続目的を阻害し、プリント板の
信頼性を低下させるので、このような欠陥をあらかじめ
検査する必要がある。
従来、スルーホール検査法として、プリント板のスルー
糸−ルの一方側に遮光性マスクを配置して、プリント板
の遮光性基板へ光を注入してスルーホールのメッキ層に
生ずることがある欠陥を経て透過して来る光を検出する
ことによシメッキ層に欠陥があることを知る方法がある
。
糸−ルの一方側に遮光性マスクを配置して、プリント板
の遮光性基板へ光を注入してスルーホールのメッキ層に
生ずることがある欠陥を経て透過して来る光を検出する
ことによシメッキ層に欠陥があることを知る方法がある
。
この方法の１つとして、透光性基板への照明側に遮光可
能な手段を、欠陥の有無を検出しようとするスルーホー
ルから、あらかじめ決められた距離だけ離れて位置させ
、上記照明側とは反対側に配置された検出系からスルー
ホール位置表示信号および欠陥表示信号を得て、これら
両信号によって当該スルーホールの導電層の欠陥の有無
を検出する方法がある（特願昭５７−２２８６７２号参
照）。
能な手段を、欠陥の有無を検出しようとするスルーホー
ルから、あらかじめ決められた距離だけ離れて位置させ
、上記照明側とは反対側に配置された検出系からスルー
ホール位置表示信号および欠陥表示信号を得て、これら
両信号によって当該スルーホールの導電層の欠陥の有無
を検出する方法がある（特願昭５７−２２８６７２号参
照）。
しかしながら、この方法では漏光信号を２値化し、スル
ーホール位置信号との論理積を求め欠陥判定を行うに当
フ、小さな欠陥を雑音と区別して検出することが難しか
った。すなわち小さな欠陥に対する信号と雑音のＳ／Ｎ
比の改善が困難であった。
ーホール位置信号との論理積を求め欠陥判定を行うに当
フ、小さな欠陥を雑音と区別して検出することが難しか
った。すなわち小さな欠陥に対する信号と雑音のＳ／Ｎ
比の改善が困難であった。
前述の従来形における問題点にかんがみ、本発Ｆ！Ａが
解決しよりとする問題点は、微小な欠陥による信号のＳ
／Ｎの改善を行い、微小な欠陥まで検出できるようにす
ること（ある。
解決しよりとする問題点は、微小な欠陥による信号のＳ
／Ｎの改善を行い、微小な欠陥まで検出できるようにす
ること（ある。
本発明においては、透過性プリント配線基板を照明する
手段と、スルーホール位置を検知するためスルーホール
を通過した光を検知する光検知器と、その信号を二値化
信号に変換する二値化回路、照明光を遮光する遮光マス
ク、及び遮光された状態でスルーホール欠陥部からの漏
光を検知する光検知器を有するスルーホール検査装置に
おいて、二値化されたスルーホール位置信号と漏光信号
とを乗算し、前記二値化信号・母ターンが連続している
領域の前記乗算値を積分し、その値と所定値とを比較し
て欠陥判定を行う機能を有することを特徴とするスルー
ホール検査装置が提供される。
手段と、スルーホール位置を検知するためスルーホール
を通過した光を検知する光検知器と、その信号を二値化
信号に変換する二値化回路、照明光を遮光する遮光マス
ク、及び遮光された状態でスルーホール欠陥部からの漏
光を検知する光検知器を有するスルーホール検査装置に
おいて、二値化されたスルーホール位置信号と漏光信号
とを乗算し、前記二値化信号・母ターンが連続している
領域の前記乗算値を積分し、その値と所定値とを比較し
て欠陥判定を行う機能を有することを特徴とするスルー
ホール検査装置が提供される。
上記スルーホール検査装置は、スルーホール部の欠陥漏
光信号を同一スルーホールに関し積分して、小さな欠陥
による微小な漏光電気信号′ｔ−シＮの改善された信号
とし、微小な欠陥の検出を可能とする検査装置を実現す
る。
光信号を同一スルーホールに関し積分して、小さな欠陥
による微小な漏光電気信号′ｔ−シＮの改善された信号
とし、微小な欠陥の検出を可能とする検査装置を実現す
る。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、本発明の一実施例としてのスルーホール検査
装置の構成を示す図である。プリント板ｌは照明光２に
よシ照明されながら左から右へ一定速度で送られる。ス
ルーホールがＸ点に達するとレンズ４によシミ荷結合素
子（ＣＣＤ ） ５上にスルーホール像が結ばれ２値化
回路７によシ２値化され、スルーホールの位置が検知さ
れる。一定時間後スルーホールはＸ点に達する。ここに
は照明側に遮光マスク３が設けてあシ、直接スルーホー
ル内を通過するような光は遮断され、プリント基板内を
通シ、スルーホールの内壁の欠陥部から漏れる光がＣＣ
Ｄ ６に達し、ＣＣＤ ６によって電気信号に変換され
て出力される。この電気信号はアナログ−ディジタル（
Ａ／Ｄ ）変換器８によシディジタル化される。スルー
ホール位置信号は遅延回路９により、スルーホールがＸ
点からＸ７点に移動する時間分遅らされ、両信号は乗算
器１０によシ乗算される。スルーホール位置信号がスル
ーホールの ゛存在しないことを表わす時は該乗
算値は零となる。
装置の構成を示す図である。プリント板ｌは照明光２に
よシ照明されながら左から右へ一定速度で送られる。ス
ルーホールがＸ点に達するとレンズ４によシミ荷結合素
子（ＣＣＤ ） ５上にスルーホール像が結ばれ２値化
回路７によシ２値化され、スルーホールの位置が検知さ
れる。一定時間後スルーホールはＸ点に達する。ここに
は照明側に遮光マスク３が設けてあシ、直接スルーホー
ル内を通過するような光は遮断され、プリント基板内を
通シ、スルーホールの内壁の欠陥部から漏れる光がＣＣ
Ｄ ６に達し、ＣＣＤ ６によって電気信号に変換され
て出力される。この電気信号はアナログ−ディジタル（
Ａ／Ｄ ）変換器８によシディジタル化される。スルー
ホール位置信号は遅延回路９により、スルーホールがＸ
点からＸ７点に移動する時間分遅らされ、両信号は乗算
器１０によシ乗算される。スルーホール位置信号がスル
ーホールの ゛存在しないことを表わす時は該乗
算値は零となる。
乗算された信号はスルーホール位置信号と共に積分回路
１１に入力され、スルーホール位置信号が連続した領域
の積分値が求められる。該積分値を比較回路１２により
所定の基準値と゛比較し欠陥判定を行う。
１１に入力され、スルーホール位置信号が連続した領域
の積分値が求められる。該積分値を比較回路１２により
所定の基準値と゛比較し欠陥判定を行う。
第２図には、前述の積分回路１１の詳細な回路図が示さ
れる。この回路においては、スルーホール位置信号Ｐは
スルーホール有りの場合、論理「１」、無しの場合、論
理「０」とする。スルーホール位置信号ＰはＣＣＤと同
じビット長のシフトレジスタ１４に入力される。シフト
レジスタ１４の出力は次列のシフトレジスタ１５に入力
される。
れる。この回路においては、スルーホール位置信号Ｐは
スルーホール有りの場合、論理「１」、無しの場合、論
理「０」とする。スルーホール位置信号ＰはＣＣＤと同
じビット長のシフトレジスタ１４に入力される。シフト
レジスタ１４の出力は次列のシフトレジスタ１５に入力
される。
シフトレジスタ１４のある点ａの出力と、ａ点と同じ順
位にあるシフトレジスタ１５のｂ点の出力の論理和をシ
フトレジスタ１６に入力する。またａ点の否定とｂ点の
出力の論理積をシフトレジスタ１７に入力する。
位にあるシフトレジスタ１５のｂ点の出力の論理和をシ
フトレジスタ１６に入力する。またａ点の否定とｂ点の
出力の論理積をシフトレジスタ１７に入力する。
一方、位置信号と漏光信号の積りはパラレルシフトレジ
スタ１８に入力される。ａ点と同じ順位にあるレジスタ
Ｃの出力を加算器１９に入力し、その結果をレジスタ２
０に保持する。レジスタ２０の出力を加算器１９の入力
に接続し、ａ点が「０」になった時レジスタ２０をリセ
ットする。
スタ１８に入力される。ａ点と同じ順位にあるレジスタ
Ｃの出力を加算器１９に入力し、その結果をレジスタ２
０に保持する。レジスタ２０の出力を加算器１９の入力
に接続し、ａ点が「０」になった時レジスタ２０をリセ
ットする。
これによ＃）ａ点に「１」が続く間データの積算を行う
。そして、ａ点が「１」で、その１ビット手前のｄ点が
ｒＯＪである時、ダート２１を開き積算結果’ｔシフト
レジスタ２２に入力する。
。そして、ａ点が「１」で、その１ビット手前のｄ点が
ｒＯＪである時、ダート２１を開き積算結果’ｔシフト
レジスタ２２に入力する。
シフトレジスタ２２のある点ｇの出力線加算器２３に入
力され、ｇ点と同じ順位にあるシフトレジスタ１６のｅ
点が「１」である閾、加算器２３および２４によシ加算
され、レジスタ２５に蓄えられる。レジスタ２５の出力
は加算器２４の一方に入力され、第３図を用いて後述す
る一列分の積算を行う。そして前列までの累積値を記憶
したシフトレジスタ２７の出力を加算器２３の一方に入
力することによシ列間の積算が行われる。次いでｅ点が
「１」で、ｅ点の１ピツト前のｆが「０」の時、ゲート
２６を開き、シフトレジスタ２７に積算結果を書き込む
。次にｅ点がｒＯＪとなシレジスタ２５の値はリセット
される。
力され、ｇ点と同じ順位にあるシフトレジスタ１６のｅ
点が「１」である閾、加算器２３および２４によシ加算
され、レジスタ２５に蓄えられる。レジスタ２５の出力
は加算器２４の一方に入力され、第３図を用いて後述す
る一列分の積算を行う。そして前列までの累積値を記憶
したシフトレジスタ２７の出力を加算器２３の一方に入
力することによシ列間の積算が行われる。次いでｅ点が
「１」で、ｅ点の１ピツト前のｆが「０」の時、ゲート
２６を開き、シフトレジスタ２７に積算結果を書き込む
。次にｅ点がｒＯＪとなシレジスタ２５の値はリセット
される。
シフトレジスタ２７にデータを書き込む時、ｇ点と同じ
順位にあるシフトレジスタ１７上のｈから布告方向に「
１」が途切れるまでのビット数をノライオリティエンコ
ーダ２８によシ１０数ビット数え、その値をオフセット
としシフトレジスタ２７にデータを書き込む時、オフセ
ット分進ませて書き込む。
順位にあるシフトレジスタ１７上のｈから布告方向に「
１」が途切れるまでのビット数をノライオリティエンコ
ーダ２８によシ１０数ビット数え、その値をオフセット
としシフトレジスタ２７にデータを書き込む時、オフセ
ット分進ませて書き込む。
第３図を参照して上述の第２図の回路の動作の説明を補
足する。第３図はスルーホール位置信号が二次元シフト
レジスタに蓄えられ−た様子を示す。
足する。第３図はスルーホール位置信号が二次元シフト
レジスタに蓄えられ−た様子を示す。
斜線部は位置信号の存在することを示す。このｉ９ター
ンは順次右方向へ、−判路ると下方向に移動する。第２
図のレジスタ２０による積算により、例えばＦ列の積算
が行われ、その値が（Ｆ、４）の位置に記憶される。以
下同様に各列の積算が進められる。
ンは順次右方向へ、−判路ると下方向に移動する。第２
図のレジスタ２０による積算により、例えばＦ列の積算
が行われ、その値が（Ｆ、４）の位置に記憶される。以
下同様に各列の積算が進められる。
次に第２図のレジスタ２５の積算によシＦ列とＥ列の積
算結果が（Ｅ、３）に記憶される。さらに、（Ｅ、３）
に記憶された値とＤ列の和が（Ｄ、２）に記憶される。
算結果が（Ｅ、３）に記憶される。さらに、（Ｅ、３）
に記憶された値とＤ列の和が（Ｄ、２）に記憶される。
ここで０列の積算において結果は（Ｃ、２）に記憶され
るが、この時グライオリテ輸エンコーダ２８の値によＩ
ｃ、４）に移される。これは（Ｃ、２）に記憶した場合
、０列とＢ列の積算時に無視されてしまうことを防ぐた
めである。さらに、０列までの積算値とＢ列の積算値の
和が（Ｂ 、 ５）に記憶され、この領域での積算が完
了する。この回路からは積算過程で不完全な積算値も逐
一出力されるが正常信号であれば、その値は基準値を超
えること社なく、欠陥信号であれば最終的に積算された
値が得られるので問題とならない。
るが、この時グライオリテ輸エンコーダ２８の値によＩ
ｃ、４）に移される。これは（Ｃ、２）に記憶した場合
、０列とＢ列の積算時に無視されてしまうことを防ぐた
めである。さらに、０列までの積算値とＢ列の積算値の
和が（Ｂ 、 ５）に記憶され、この領域での積算が完
了する。この回路からは積算過程で不完全な積算値も逐
一出力されるが正常信号であれば、その値は基準値を超
えること社なく、欠陥信号であれば最終的に積算された
値が得られるので問題とならない。
第２図の各シフトレジスタと第３図の位置信号パターン
とを対照してさらに説明を補足する。シフトレジスタ１
４と１５は例えば相隣る２つの列ＥおよびＦの位置信号
を蓄積する。シフトレジスタ１６は「１」によシさらに
列間の累積が必要であることを示し、シフトレジスタ１
７は第３図におけるＤ列から０列、Ｂ列へと漏光信号デ
ータの累積を求める場合、第３図の破線で示された丸印
の部分との積算を避け、実線の丸印の部分に蓄積された
積算値を累積するために設けられている。
とを対照してさらに説明を補足する。シフトレジスタ１
４と１５は例えば相隣る２つの列ＥおよびＦの位置信号
を蓄積する。シフトレジスタ１６は「１」によシさらに
列間の累積が必要であることを示し、シフトレジスタ１
７は第３図におけるＤ列から０列、Ｂ列へと漏光信号デ
ータの累積を求める場合、第３図の破線で示された丸印
の部分との積算を避け、実線の丸印の部分に蓄積された
積算値を累積するために設けられている。
シフトレジスタ２２は一列分の漏光信号データの累積値
が蓄積され、シフトレジスタ２７には前の列までの該デ
ータの累積値が蓄積される。
が蓄積され、シフトレジスタ２７には前の列までの該デ
ータの累積値が蓄積される。
シフトレジスタ２７の具体例が第４図に示される。シフ
トレジスタ２７は基本的にはランダムアクセスメモリ（
ＲＡＭ ） ２９とカウンタ３０ｉ具備し、データの読
み出し、書き込みを順番に〈シ返す。第２図のシフトレ
ジスタ１６のｅ点が「１」でｆ点が「０」という条件が
満たされない時は、すなわちデータ有効信号が「１」で
ない時は、ランダムアクセスメモリ２９はカウンタ３０
が示す番地のデータを読み出し、そこにグー） ３−５
ｋ閉じ値ｒＯＪを書き込む。前記条件が満たされた時
、プライオリティエンコーダ２８からの出力（オフセッ
ト）全比較器３１によシ比較し、値が「０」ならば前記
同様カウンタ３０の示す番地を読み出し、ゲート３５を
開き入力データ（入力信号）を書き込む。プライオリテ
ィエンコーダ２８の出力が「０」でない時は、カウンタ
３０の示す番地の値を読み出した後、ゲート３５を閉じ
、カウンタ３０の示す番地に「０」を書き込んだ後、ゲ
ート３４および３５ｔｌ−開き、減算器３３によシカウ
ンタ３０の示す値から、プライオリティエンコーダ２８
からの値を引いた番地に入力されたデータを書き込む。
トレジスタ２７は基本的にはランダムアクセスメモリ（
ＲＡＭ ） ２９とカウンタ３０ｉ具備し、データの読
み出し、書き込みを順番に〈シ返す。第２図のシフトレ
ジスタ１６のｅ点が「１」でｆ点が「０」という条件が
満たされない時は、すなわちデータ有効信号が「１」で
ない時は、ランダムアクセスメモリ２９はカウンタ３０
が示す番地のデータを読み出し、そこにグー） ３−５
ｋ閉じ値ｒＯＪを書き込む。前記条件が満たされた時
、プライオリティエンコーダ２８からの出力（オフセッ
ト）全比較器３１によシ比較し、値が「０」ならば前記
同様カウンタ３０の示す番地を読み出し、ゲート３５を
開き入力データ（入力信号）を書き込む。プライオリテ
ィエンコーダ２８の出力が「０」でない時は、カウンタ
３０の示す番地の値を読み出した後、ゲート３５を閉じ
、カウンタ３０の示す番地に「０」を書き込んだ後、ゲ
ート３４および３５ｔｌ−開き、減算器３３によシカウ
ンタ３０の示す値から、プライオリティエンコーダ２８
からの値を引いた番地に入力されたデータを書き込む。
これらの制御は制御回路３２により行われる。
本発明によれば、プリント基板におけるスルーホール部
の欠陥による漏光信号の積分を行うことができ、その積
分値を用いてＳハの改善をすることができ、それによシ
微小な欠陥まで検出が可能となる。
の欠陥による漏光信号の積分を行うことができ、その積
分値を用いてＳハの改善をすることができ、それによシ
微小な欠陥まで検出が可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例としてのスルーホール検査装
置の構成を示す図、第２図は第１図の装置の積分回路の
回路図、第３図は第１図の装置にオケルスルーホール位
置信号が二次元シフトレジスタに蓄えられた様子を示す
図、および第４図は第２図のシフトレジスタ２７の具体
例を示すブロック回路図である。 １・・・プリント板、２・・・照明光、３・・・遮光マ
スク、４・・・レンズ、５，６・・・ＣＣＤ、 ７・・
・２値化回路、８・・・Ａ／Ｄ変換器、９・・・遅延回
路、１０・・・乗算器、１１・・・積分回路、１２・・
・比較回路。
置の構成を示す図、第２図は第１図の装置の積分回路の
回路図、第３図は第１図の装置にオケルスルーホール位
置信号が二次元シフトレジスタに蓄えられた様子を示す
図、および第４図は第２図のシフトレジスタ２７の具体
例を示すブロック回路図である。 １・・・プリント板、２・・・照明光、３・・・遮光マ
スク、４・・・レンズ、５，６・・・ＣＣＤ、 ７・・
・２値化回路、８・・・Ａ／Ｄ変換器、９・・・遅延回
路、１０・・・乗算器、１１・・・積分回路、１２・・
・比較回路。
Claims (2)
- （１）透過性プリント配線基板を照明する手段と、スル
ーホール位置を検知するためスルーホールを通過した光
を検知する光検知器と、その信号を二値化信号に変換す
る二値化回路、照明光を遮光する遮光マスク、及び遮光
された状態でスルーホール欠陥部からの漏光を検知する
光検知器を有するスルーホール検査装置において、二値
化されたスルーホール位置信号と漏光信号とを乗算し、
前記二値化信号パターンが連続している領域の前記乗算
値を積分し、その値と所定値とを比較して欠陥判定を行
う機能を有することを特徴とするスルーホール検査装置
。 - （２）上記装置において、二値化されたスルーホール位
置信号が連続した領域を積分した後、前記二値化された
スルーホール位置信号と積分値の積算を行い、所定値と
比較し欠陥判定を行う機能を有する特許請求の範囲第１
項記載のスルーホール検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13520184A JPS6117049A (ja) | 1984-07-02 | 1984-07-02 | スル−ホ−ル検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13520184A JPS6117049A (ja) | 1984-07-02 | 1984-07-02 | スル−ホ−ル検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6117049A true JPS6117049A (ja) | 1986-01-25 |
Family
ID=15146211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13520184A Pending JPS6117049A (ja) | 1984-07-02 | 1984-07-02 | スル−ホ−ル検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619927A1 (fr) * | 1987-08-28 | 1989-03-03 | Primat Didier | Procede de verification des trous metallises d'une carte de circuit imprime multicouche et dispositif de mise en oeuvre |
| US5015097A (en) * | 1988-10-07 | 1991-05-14 | Hitachi, Ltd. | Method for inspecting filled state of via-holes filled with fillers and apparatus for carrying out the method |
-
1984
- 1984-07-02 JP JP13520184A patent/JPS6117049A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619927A1 (fr) * | 1987-08-28 | 1989-03-03 | Primat Didier | Procede de verification des trous metallises d'une carte de circuit imprime multicouche et dispositif de mise en oeuvre |
| US5015097A (en) * | 1988-10-07 | 1991-05-14 | Hitachi, Ltd. | Method for inspecting filled state of via-holes filled with fillers and apparatus for carrying out the method |
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