JPS61166168A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61166168A JPS61166168A JP689085A JP689085A JPS61166168A JP S61166168 A JPS61166168 A JP S61166168A JP 689085 A JP689085 A JP 689085A JP 689085 A JP689085 A JP 689085A JP S61166168 A JPS61166168 A JP S61166168A
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速、低消費電力の特性を有する半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術
バイポーラ型トランジスタにおいて、高速、低消費電力
化を実現するために、パターンの微細化３・＼−。
化を実現するために、パターンの微細化３・＼−。
ならびに接合容量の低減化をはかる必要がある。
そこで、従来、多結晶シリコン膜（Ｐｏ１ｙＳｉ膜）で
ベース引き出し電極を形成することによって、パターン
の微細化ならびに接合容量の低減化の検討がなされてい
る。例えば、ＩＥＥＥ Ｊ○ＵＲＮＡＬＯＦ ５Ｏ
ＬＩＤＩ−８ＴＡＴＥ ＣＩＲＣＵＴＩＳ Ｖ○■５Ｃ
−１６，ＮＯ５，０ＣＴＯＢＥＲ１９８１では、第４図
に示す製造方法でベース引き出し電極となるＰｏ ｌ
ｙＳ ｉ膜６ａの形成を行なっている。
ベース引き出し電極を形成することによって、パターン
の微細化ならびに接合容量の低減化の検討がなされてい
る。例えば、ＩＥＥＥ Ｊ○ＵＲＮＡＬＯＦ ５Ｏ
ＬＩＤＩ−８ＴＡＴＥ ＣＩＲＣＵＴＩＳ Ｖ○■５Ｃ
−１６，ＮＯ５，０ＣＴＯＢＥＲ１９８１では、第４図
に示す製造方法でベース引き出し電極となるＰｏ ｌ
ｙＳ ｉ膜６ａの形成を行なっている。
発明が解決しようとする問題点
１−かし、第４図に示すような製造方法においては、下
記のような問題点かあ翫る。
記のような問題点かあ翫る。
（１）エミッタ電極となるＰｏ １ ｙＳ ｉ膜６ｂを
精度良く、微細に形成することが困難である。つ捷り、
エミッタ電極となるＰｏ ｌ ｙＳ ｉ膜６は、第４図
（Ｄｌの如く、ＳｉＯ２膜８をマスクにしてボロンをイ
オン注入したボロンドープドＰｏ１ｙＳｉ膜６ａとノン
ドープドＰｏ ｌ ｙＳ ｉ膜６のエツチングレートの
差を利用してエツチングレートの速いノンドープドＰｏ
１ｙＳｉ膜６をエツチングして形成する。ところが、ボ
ロンドープドＰｏ１ｙＳｉ膜６ｄを形成した際、Ｓ １
０２膜８領域下も一部分ボロンドープドＰｏ ｌ ｙＳ
ｉ膜６ａになる。そのため、ノンドープドＰｏ１ｙＳ
ｉ膜６がエツチングできるように８１３Ｎ４ 膜７をサ
イドエッチする必要がある。寸た、ノンドープドＰｏ１
ｙＳｉ膜６とボロンドープドＰｏ１ｙＳｉ膜６ａを完全
に分離するためには、ノンドープドＰｏ１ｙＳｉ膜６ａ
の膜厚分だけエツチングする必要がある。そのため、少
なくともノンドープドＰｏ ｌ ｙＳ ｉ膜６の膜厚分
に相当するサイドエッチが入ってしまう。したがって、
ボロンドープドＰｏ ｌ ｙＳ ｉ膜６ａのＳｉＯ２膜
８領膜下領域下いりこみ、Ｓ １ ａ Ｎ ４膜７のサ
イドエッチ量、ノンドープドＰｏ１ｙＳｉ膜厚のバラツ
キ、ノンドープドＰｏ ｌ ｙＳ ｉ膜６のエツチング
時間のバラツキ等の影響によってノンドープドＰｏ１ｙ
Ｓｉ膜６のサイドエッチ量が異なる。そのため、エミッ
タ電極となるノンドープドＰｏ ｌ ｙＳ ｉ膜６のパ
ターン寸法が変化し、精度良く微細に形成することが困
難である。
精度良く、微細に形成することが困難である。つ捷り、
エミッタ電極となるＰｏ ｌ ｙＳ ｉ膜６は、第４図
（Ｄｌの如く、ＳｉＯ２膜８をマスクにしてボロンをイ
オン注入したボロンドープドＰｏ１ｙＳｉ膜６ａとノン
ドープドＰｏ ｌ ｙＳ ｉ膜６のエツチングレートの
差を利用してエツチングレートの速いノンドープドＰｏ
１ｙＳｉ膜６をエツチングして形成する。ところが、ボ
ロンドープドＰｏ１ｙＳｉ膜６ｄを形成した際、Ｓ １
０２膜８領域下も一部分ボロンドープドＰｏ ｌ ｙＳ
ｉ膜６ａになる。そのため、ノンドープドＰｏ１ｙＳ
ｉ膜６がエツチングできるように８１３Ｎ４ 膜７をサ
イドエッチする必要がある。寸た、ノンドープドＰｏ１
ｙＳｉ膜６とボロンドープドＰｏ１ｙＳｉ膜６ａを完全
に分離するためには、ノンドープドＰｏ１ｙＳｉ膜６ａ
の膜厚分だけエツチングする必要がある。そのため、少
なくともノンドープドＰｏ ｌ ｙＳ ｉ膜６の膜厚分
に相当するサイドエッチが入ってしまう。したがって、
ボロンドープドＰｏ ｌ ｙＳ ｉ膜６ａのＳｉＯ２膜
８領膜下領域下いりこみ、Ｓ １ ａ Ｎ ４膜７のサ
イドエッチ量、ノンドープドＰｏ１ｙＳｉ膜厚のバラツ
キ、ノンドープドＰｏ ｌ ｙＳ ｉ膜６のエツチング
時間のバラツキ等の影響によってノンドープドＰｏ１ｙ
Ｓｉ膜６のサイドエッチ量が異なる。そのため、エミッ
タ電極となるノンドープドＰｏ ｌ ｙＳ ｉ膜６のパ
ターン寸法が変化し、精度良く微細に形成することが困
難である。
５べ−
（２）ベース引き出し電極となるボロンドープドＰｏ１
ｙＳｉ膜６ｄの低抵抗化が困難である。つまり、ボロン
ドープドＰｏ ｌ ｙＳ ｉ膜６ａは、第４図（匂の如
く、５１０２膜１０の形成によって５ＩＯ２膜１ｏの膜
厚の約半分程度Ｓｉ が食われ薄くなってしまい抵抗が
高くなってしまう。そこで、ボロンドープドＰｏ ｌ
ｙＳ ｉ膜６ａの抵抗を低くするために、膜厚を厚くし
た場合、前述の如く、Ｓ ｉＯ２膜８領域下のノンドー
プドＰｏ ｌ ｙＳ ｉ膜６のサイドエッチ量が大きく
なり、エミッタ電極となるノンドープドＰｏ ｌ ｙＳ
ｉ膜６のパターン寸法の精度が低下する。それと同時
に、ノンドープドＰｏ１ｙＳｉ膜６とボロンドープドＰ
ｏ ｌ ｙＳ ｉ膜６ａの間隔が広くなり、Ｐ＋拡散層
１１の抵抗の増加、接合容量の増加という問題がある。
ｙＳｉ膜６ｄの低抵抗化が困難である。つまり、ボロン
ドープドＰｏ ｌ ｙＳ ｉ膜６ａは、第４図（匂の如
く、５１０２膜１０の形成によって５ＩＯ２膜１ｏの膜
厚の約半分程度Ｓｉ が食われ薄くなってしまい抵抗が
高くなってしまう。そこで、ボロンドープドＰｏ ｌ
ｙＳ ｉ膜６ａの抵抗を低くするために、膜厚を厚くし
た場合、前述の如く、Ｓ ｉＯ２膜８領域下のノンドー
プドＰｏ ｌ ｙＳ ｉ膜６のサイドエッチ量が大きく
なり、エミッタ電極となるノンドープドＰｏ ｌ ｙＳ
ｉ膜６のパターン寸法の精度が低下する。それと同時
に、ノンドープドＰｏ１ｙＳｉ膜６とボロンドープドＰ
ｏ ｌ ｙＳ ｉ膜６ａの間隔が広くなり、Ｐ＋拡散層
１１の抵抗の増加、接合容量の増加という問題がある。
また、酸化によるボロンドープドＰｏ ｌ ｙＳ ｉ膜
６ａの食われを少なくするために、ＳｉＯ２膜１０の絶
縁性が問題となってしまう。
６ａの食われを少なくするために、ＳｉＯ２膜１０の絶
縁性が問題となってしまう。
（３） ｂ １０２膜１ｏ形成の際、ストレスが発生
しやすい。つ捷り第４図りの如く、ノンドーグドロ ぺ
−７ ＰｏｌｙＳｉ膜６とボロンドープドＰｏ ｌ ｙＳ ｉ
膜６ａをエツチングによって分＃ｒした後、第４図（ト
））の如く、５１０２膜１０を形成した場合、ノンドー
プドＰｏ１ｙＳｉ膜６とボロンドープドＰｏ ｌ ｙＳ
ｉ膜６８間が四部形状になっているため、酸化による
ストレスが四部にかかる。この場合、間隔が狭くなるほ
どストレスが大きくなる。したがって、間隔を狭く形成
するとストレスによる欠陥が生じやすく、歩留りの低下
の原因になるという問題がある。
しやすい。つ捷り第４図りの如く、ノンドーグドロ ぺ
−７ ＰｏｌｙＳｉ膜６とボロンドープドＰｏ ｌ ｙＳ ｉ
膜６ａをエツチングによって分＃ｒした後、第４図（ト
））の如く、５１０２膜１０を形成した場合、ノンドー
プドＰｏ１ｙＳｉ膜６とボロンドープドＰｏ ｌ ｙＳ
ｉ膜６８間が四部形状になっているため、酸化による
ストレスが四部にかかる。この場合、間隔が狭くなるほ
どストレスが大きくなる。したがって、間隔を狭く形成
するとストレスによる欠陥が生じやすく、歩留りの低下
の原因になるという問題がある。
本発明は、このよう々従来の問題に鑑み、とれらの問題
を解決した高速、低消費電力の特性を有する半導体装置
の製造方法を提供することを目的とする。
を解決した高速、低消費電力の特性を有する半導体装置
の製造方法を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するために、エミッタ、ベー
ス電極となる第１の半導体膜のエミッタ領域上に少なく
ても酸化防止膜及び不純物を含む堆積被膜からなる積層
膜パターンを形成する工程と、前記積層膜パターンをエ
ツチングマスクにし７ベー。
ス電極となる第１の半導体膜のエミッタ領域上に少なく
ても酸化防止膜及び不純物を含む堆積被膜からなる積層
膜パターンを形成する工程と、前記積層膜パターンをエ
ツチングマスクにし７ベー。
て前記第１の半導体膜を除去する工程と、前記第１の半
導体膜の側面に第１の絶縁膜を形成する工程と、全面に
第２の半導体膜を形成する工程と、熱処理により前記不
純物を含む堆積被膜から選択的に拡散を行ないドープド
半導体膜を形成する工程と、前記積層膜パターン上の前
記ドープド半導体膜を選択的に除去する工程と前記積層
膜パターンのうち、酸化防止膜以外の堆積被膜を除去し
た後、前記酸化防止膜を選択酸化マスクにして前記第２
の半導体膜上に第２の絶縁膜を形成する工程によって、
エミッタ電極となる第１の半導体膜とベース引き出し電
極となる前記第２の半導体膜を絶縁分離するものである
。
導体膜の側面に第１の絶縁膜を形成する工程と、全面に
第２の半導体膜を形成する工程と、熱処理により前記不
純物を含む堆積被膜から選択的に拡散を行ないドープド
半導体膜を形成する工程と、前記積層膜パターン上の前
記ドープド半導体膜を選択的に除去する工程と前記積層
膜パターンのうち、酸化防止膜以外の堆積被膜を除去し
た後、前記酸化防止膜を選択酸化マスクにして前記第２
の半導体膜上に第２の絶縁膜を形成する工程によって、
エミッタ電極となる第１の半導体膜とベース引き出し電
極となる前記第２の半導体膜を絶縁分離するものである
。
作 用
本発明は」＝記した構成により
（１） エミッタ電極となる第１の半導体膜パターン
は、積層膜パターンをマスクにしてエツチングするため
積層膜パターンに忠実なパターンとなり、第１の半導体
膜の膜厚に依存されない微細なパターンが形成できる。
は、積層膜パターンをマスクにしてエツチングするため
積層膜パターンに忠実なパターンとなり、第１の半導体
膜の膜厚に依存されない微細なパターンが形成できる。
（２） エミッタ電極となる第１の半導体膜パターン
とベース引き出し電極となる第２の半導体膜パターンの
パターン間隔は第１の絶縁膜の膜厚によって決′まり、
微細な間隔で形成できる。
とベース引き出し電極となる第２の半導体膜パターンの
パターン間隔は第１の絶縁膜の膜厚によって決′まり、
微細な間隔で形成できる。
（３）第１の絶縁膜と第２の絶縁膜を別々に形成するた
め、それぞれ所望の膜厚で形成でき絶縁性を高くするこ
とができる。
め、それぞれ所望の膜厚で形成でき絶縁性を高くするこ
とができる。
（４）エミッタ電極となる第１の半導体膜と関係なく、
ベース引き出し電極となる第２の半導体膜を厚く形成で
きるため、ベース引き出し電極となる第２の半導体膜を
厚く形成できるため、ベース引き出し電極の抵抗を低く
形成することができる。
ベース引き出し電極となる第２の半導体膜を厚く形成で
きるため、ベース引き出し電極となる第２の半導体膜を
厚く形成できるため、ベース引き出し電極の抵抗を低く
形成することができる。
（５） エミッタ領域以外の第１の半導体膜を除去し
た後、四部形状部のない状態で酸化し第１の絶縁膜を形
成するため、ストレスの発生がなく、欠陥の生じない高
歩留りの半導体装置を製造することができる。
た後、四部形状部のない状態で酸化し第１の絶縁膜を形
成するため、ストレスの発生がなく、欠陥の生じない高
歩留りの半導体装置を製造することができる。
（６）不純物を含む堆積被膜からの拡散により選択的に
積層膜パターン上にドープド半導体膜が９ペー。
積層膜パターン上にドープド半導体膜が９ペー。
でき、選択的に積層膜パターン上のドープド半導体膜を
エツチングすることができる。
エツチングすることができる。
実施例
以下、本発明を実施例を用いて詳しく説明する。
第１図は、本発明の第１実施例におけるＮＰＮ形バイポ
ーラトランジスタの製造方法を説明するための図である
。
ーラトランジスタの製造方法を説明するための図である
。
Ｎ＋拡散層２１．Ｐ＋拡散層２２．Ｎエピ層２３ 、
Ｓ ｉ０２膜２４の形成されたＰ形半導体基板（Ｓｔ
基板）２０土に第１の半導体膜例えばノンドープドＰｏ
ｌ ｙＳ ｉ膜２６を形成する。その後、エミッタと
なる領域上に酸化防止膜（例えば、８１３Ｎ４膜）２６
と不純物を含む堆積被膜（例えば、ＣＶＤ法によるＰＳ
Ｇ膜）２７からなる所望の積層膜パターンを形成する（
第１図（Ａ））。
Ｓ ｉ０２膜２４の形成されたＰ形半導体基板（Ｓｔ
基板）２０土に第１の半導体膜例えばノンドープドＰｏ
ｌ ｙＳ ｉ膜２６を形成する。その後、エミッタと
なる領域上に酸化防止膜（例えば、８１３Ｎ４膜）２６
と不純物を含む堆積被膜（例えば、ＣＶＤ法によるＰＳ
Ｇ膜）２７からなる所望の積層膜パターンを形成する（
第１図（Ａ））。
次に、積層膜パターンをマスクにしてノンドープドＰｏ
ｌ ｙＳ ｉ膜２５をエツチングした後、酸化防止膜
２６をマスクにして選択酸化し、第１の絶縁膜であるＳ
ＩＯ２膜２８を形成する。その後、ＰＳＧ膜２７をマ
スクにして異方性のドライエツチング１ｏ ベース によりＳ ｉ０２膜２８をエツチングし、ノンドープド
Ｐｏ１ｙＳｉ膜２５の側面に８１０２膜２８を残存させ
る（第１図（Ｂ））。
ｌ ｙＳ ｉ膜２５をエツチングした後、酸化防止膜
２６をマスクにして選択酸化し、第１の絶縁膜であるＳ
ＩＯ２膜２８を形成する。その後、ＰＳＧ膜２７をマ
スクにして異方性のドライエツチング１ｏ ベース によりＳ ｉ０２膜２８をエツチングし、ノンドープド
Ｐｏ１ｙＳｉ膜２５の側面に８１０２膜２８を残存させ
る（第１図（Ｂ））。
次に、全面に第２の半導体膜（例えば、ノンドープドＰ
ｏ１ｙＳｉ Ｍ） ２９を形成した後、熱処理によりＰ
ＳＧ膜２７からのリンの拡散を行々い、ＰＳＧ膜２膜上
７上７ドープドＰａ ｌ ｙＳ ｉ膜２９をリンドープ
ドＰｏ ｌ ｙＳ ｉ膜３ｏにする（第１図（Ｃ））。
ｏ１ｙＳｉ Ｍ） ２９を形成した後、熱処理によりＰ
ＳＧ膜２７からのリンの拡散を行々い、ＰＳＧ膜２膜上
７上７ドープドＰａ ｌ ｙＳ ｉ膜２９をリンドープ
ドＰｏ ｌ ｙＳ ｉ膜３ｏにする（第１図（Ｃ））。
次に、リンドープドＰｏ１ｙＳｉ膜３０を選択的に（例
えば、弗酸と硝酸と酢酸から々る混合液をエツチング液
として用いる）エツチングする。その後、ＰＳＧ膜２７
をマスクにして、ノンドープドＰｏ ｌ ｙＳ ｉ膜２
９中にグラフトベース形成のためのボロンのイオン注入
を行ない、ボロンドープドＰｏ ｌ ｙＳ ｉ膜２９ａ
にする（第１図（Ｄ））。
えば、弗酸と硝酸と酢酸から々る混合液をエツチング液
として用いる）エツチングする。その後、ＰＳＧ膜２７
をマスクにして、ノンドープドＰｏ ｌ ｙＳ ｉ膜２
９中にグラフトベース形成のためのボロンのイオン注入
を行ない、ボロンドープドＰｏ ｌ ｙＳ ｉ膜２９ａ
にする（第１図（Ｄ））。
次に、ＰＳＣｉ膜２７全２７した後、ベース引き出し電
極となるボロンドープドＰｏ１ｙＳｉ Ｍ２９ ａのパ
ターンを形成する。その後、５１３Ｎ４膜２６を選択酸
化マスクにして酸化を行ない、第２の絶縁膜であるＳ
ＩＯ２膜３１をボロンドープドＰｏ ｌ ｙＳ ｉ膜２
９上に形成する。それと同時に、ボロンドープドＰｏ
ｌ ｙＳ ｉ膜２９から拡散によりグラフトベース拡散
層となるＰ＋拡散層３２を形成する（第１図（Ｅ））。
極となるボロンドープドＰｏ１ｙＳｉ Ｍ２９ ａのパ
ターンを形成する。その後、５１３Ｎ４膜２６を選択酸
化マスクにして酸化を行ない、第２の絶縁膜であるＳ
ＩＯ２膜３１をボロンドープドＰｏ ｌ ｙＳ ｉ膜２
９上に形成する。それと同時に、ボロンドープドＰｏ
ｌ ｙＳ ｉ膜２９から拡散によりグラフトベース拡散
層となるＰ＋拡散層３２を形成する（第１図（Ｅ））。
次に、活性ベース拡散層形成のためのボロンのイオン注
入を行ない、ボロンドープドＰｏ１ｙＳｉ膜２５ａ及び
活性ベース拡散層となるＰ−拡散層３３を形成する（第
１図（Ｆ’） ）。
入を行ない、ボロンドープドＰｏ１ｙＳｉ膜２５ａ及び
活性ベース拡散層となるＰ−拡散層３３を形成する（第
１図（Ｆ’） ）。
次に、Ｓｉ３Ｎ４膜２６を除去した後、エミッタ拡散層
形成のための砒素のイオン注入を行々い５１３Ｎ４膜３
４を形成し、熱処理により砒素ドープドＰｏ１ｙＳｉ膜
２６ｂ及びエミッタ拡散層となるＮ＋拡散層３５を形成
する（第１図＜ａ＞ ＞。
形成のための砒素のイオン注入を行々い５１３Ｎ４膜３
４を形成し、熱処理により砒素ドープドＰｏ１ｙＳｉ膜
２６ｂ及びエミッタ拡散層となるＮ＋拡散層３５を形成
する（第１図＜ａ＞ ＞。
次に、ベースコンタクトの形成を行なった後、Ａｅ配線
３６を行なえば、第１図輌の如く、エミッタ電極と々る
砒素１・゛−ブトＰｏ ｌ ｙＳ ｉ膜２６ｂ１エミッ
タ拡散層となるＮ＋拡散層３５、活性ベース拡散層とな
るＰ−拡散層３３、グラフトベース拡散層と々るＰ＋拡
散層３２、ベース引き出し電極となるボロンドープドＰ
ｏ１ｙＳｉ膜２９、コレクタと々るＮ１１層２３、コレ
クタ埋込拡散層となるＮ″−拡１１９層２１、絶縁膜と
なるＳ ＩＯ２膜２８゜３１を有するＮＰＮ形バイポー
ラトランジスタを得ることができる。
３６を行なえば、第１図輌の如く、エミッタ電極と々る
砒素１・゛−ブトＰｏ ｌ ｙＳ ｉ膜２６ｂ１エミッ
タ拡散層となるＮ＋拡散層３５、活性ベース拡散層とな
るＰ−拡散層３３、グラフトベース拡散層と々るＰ＋拡
散層３２、ベース引き出し電極となるボロンドープドＰ
ｏ１ｙＳｉ膜２９、コレクタと々るＮ１１層２３、コレ
クタ埋込拡散層となるＮ″−拡１１９層２１、絶縁膜と
なるＳ ＩＯ２膜２８゜３１を有するＮＰＮ形バイポー
ラトランジスタを得ることができる。
以上、第１の実施例によれはエミッタ電極となる砒素ド
ープドＰｏ１ｙＳｉ膜、２５ｂは第１図（Ｂ）の如く積
層膜パターンであるＳｉ３Ｎ４膜２６及びＳ ｔ ０２
膜２７により決するため、忠実なパターン形成ができ、
且つ、ノンドープドＰｏ１ｙＳｉ膜２５の膜厚に依存さ
れない微細々パターン形成ができる。
ープドＰｏ１ｙＳｉ膜、２５ｂは第１図（Ｂ）の如く積
層膜パターンであるＳｉ３Ｎ４膜２６及びＳ ｔ ０２
膜２７により決するため、忠実なパターン形成ができ、
且つ、ノンドープドＰｏ１ｙＳｉ膜２５の膜厚に依存さ
れない微細々パターン形成ができる。
１だ、エミッタ電極となる砒素ドープドＰｏ ｌ ｙＳ
ｉ膜２５ｂとベース引き出し電極となるボロンドープ
ドＰｏ１ｙＳｉ膜２９の間隔は第１図眞の如く第１の絶
縁膜である５１０２膜２８によって決するため、微細な
間隔で形成することができる。
ｉ膜２５ｂとベース引き出し電極となるボロンドープ
ドＰｏ１ｙＳｉ膜２９の間隔は第１図眞の如く第１の絶
縁膜である５１０２膜２８によって決するため、微細な
間隔で形成することができる。
寸だ、絶縁膜であるＳｉＯ２膜２８とＳ ｉＯ２膜３１
の膜厚は、それぞれ所望の膜厚で形成でき、絶縁性を高
く形成することができる。しかも、ボロンドープドＰｏ
１ｙＳｉ膜２９の膜厚を厚く形成できるため、厚い５１
０２膜３１を形成してもベース引き１３−・ 出し電極の抵抗を低く形成することができる。
の膜厚は、それぞれ所望の膜厚で形成でき、絶縁性を高
く形成することができる。しかも、ボロンドープドＰｏ
１ｙＳｉ膜２９の膜厚を厚く形成できるため、厚い５１
０２膜３１を形成してもベース引き１３−・ 出し電極の抵抗を低く形成することができる。
さらに、第１図（Ｂ）の如くエミッタ領域以外のノンド
ープドＰｏ１ｙＳｉ膜２５を除去した後、Ｓ １０２膜
２８を形成するため、ストレスの発生が々く、欠陥が生
じることなく形成できる。
ープドＰｏ１ｙＳｉ膜２５を除去した後、Ｓ １０２膜
２８を形成するため、ストレスの発生が々く、欠陥が生
じることなく形成できる。
しかも、エミッタ領域上のリンドープドＰｏ１ｙＳｉ膜
３ｏは、ＰＳＧ膜２膜外７の拡散により選択的に形成で
き、エツチングレートの差によって選択的に除去できる
。
３ｏは、ＰＳＧ膜２膜外７の拡散により選択的に形成で
き、エツチングレートの差によって選択的に除去できる
。
次に、第２図を用いて本発明の第２の実施例におけるＮ
ＰＮ形バイポーラトランジスタの製造方法を説明する。
ＰＮ形バイポーラトランジスタの製造方法を説明する。
Ｎ＋拡散層２１．Ｐ４−拡散層２２．Ｎ１１層２３ ＋
Ｓ １０２膜２４の形成されたＰ形半導体基板（Ｓｔ
基板）２０上に第１の半導体膜例えばノンドープドＰｏ
ｌ ｙＳ ｉ膜を形成する。
Ｓ １０２膜２４の形成されたＰ形半導体基板（Ｓｔ
基板）２０上に第１の半導体膜例えばノンドープドＰｏ
ｌ ｙＳ ｉ膜を形成する。
次に、活性ベース拡散層形成のためのボロンのイオン注
入を行ない、ボロンドープドＰａ ｌ ｙＳ ｉ膜２５
ａ及び活性ベース拡散層となるＰ−拡散層３３を形成す
る（第２図（５））。なお、本実施例で１４″Ｘ−一 は、ノンドープドＰｏ１ｙＳｉ膜にボロンのイオン注入
を行なってボロンドープドＰｏ ｌ ｙＳ ｉ膜２５ａ
を形成しだが、ＣＶＤ法によりボロンドープドＰｏ １
ｙＳ ｉ膜２５ａを直接形成しても良い。
入を行ない、ボロンドープドＰａ ｌ ｙＳ ｉ膜２５
ａ及び活性ベース拡散層となるＰ−拡散層３３を形成す
る（第２図（５））。なお、本実施例で１４″Ｘ−一 は、ノンドープドＰｏ１ｙＳｉ膜にボロンのイオン注入
を行なってボロンドープドＰｏ ｌ ｙＳ ｉ膜２５ａ
を形成しだが、ＣＶＤ法によりボロンドープドＰｏ １
ｙＳ ｉ膜２５ａを直接形成しても良い。
次に、エミッタ拡散層形成のための砒素のイオン注入を
行ない、砒素ドープドＰｏ ｌ ｙＳ ｉ膜２５ｂ及び
エミッタ拡散層となるＮ″−拡散層３５を形成する。そ
の後、エミッタとなる領域上に酸化防止膜（例えば、Ｓ
ｉ３Ｎ４膜）２６と不純物を含む堆積被膜（例えば、Ｃ
ＶＤ法によるＰＳＧ膜）２７から々る所望の積層膜パタ
ーンを形成する（第２図（Ｂ））。
行ない、砒素ドープドＰｏ ｌ ｙＳ ｉ膜２５ｂ及び
エミッタ拡散層となるＮ″−拡散層３５を形成する。そ
の後、エミッタとなる領域上に酸化防止膜（例えば、Ｓ
ｉ３Ｎ４膜）２６と不純物を含む堆積被膜（例えば、Ｃ
ＶＤ法によるＰＳＧ膜）２７から々る所望の積層膜パタ
ーンを形成する（第２図（Ｂ））。
次に、積層膜パターンをマスクにして砒素ドープドＰｏ
１ ｙＳ ｉ膜２５ｂ及びＮ＋拡散層３６をエツチン
グした後、酸化防止膜２６をマスクにして選択酸化し、
第１の絶縁膜であるＳ’ｉ０２膜２８を形成する。その
後、ＰＳＧ膜２膜外７スクにして異方性のドライエツチ
ングにより５１０２膜２８をエツチングし、砒素ドープ
ドＰｏ１ｙＳｉ膜２５ｂの側面に５１０２膜２８を残存
させる（第２図（ＣＦ ）。
１ ｙＳ ｉ膜２５ｂ及びＮ＋拡散層３６をエツチン
グした後、酸化防止膜２６をマスクにして選択酸化し、
第１の絶縁膜であるＳ’ｉ０２膜２８を形成する。その
後、ＰＳＧ膜２膜外７スクにして異方性のドライエツチ
ングにより５１０２膜２８をエツチングし、砒素ドープ
ドＰｏ１ｙＳｉ膜２５ｂの側面に５１０２膜２８を残存
させる（第２図（ＣＦ ）。
１５″
次に、全面に第２の半導体膜（例えば、ノンドープドＰ
ｏ１ｙＳｉ膜）２９を形成した後、熱処理ＶＣＪ： リ
Ｐ Ｓ Ｇ膜２７からのリンの拡散を行ない、ＰＳＧ膜
２７」二のノンドープドＰｏ ｌ ｙＳ ｉ膜２９をリ
ンド−プドＰｏ ｌ ｙＳ ｉ膜３０にする（第２図（
Ｄ） ）。
ｏ１ｙＳｉ膜）２９を形成した後、熱処理ＶＣＪ： リ
Ｐ Ｓ Ｇ膜２７からのリンの拡散を行ない、ＰＳＧ膜
２７」二のノンドープドＰｏ ｌ ｙＳ ｉ膜２９をリ
ンド−プドＰｏ ｌ ｙＳ ｉ膜３０にする（第２図（
Ｄ） ）。
次に、リンドープドＰｏ ｌ ｙＳ ｉ膜３０を選択的
ｒ（（例えば、弗酸と硝酸と酢酸からなる混合液をエツ
チング液と１−で用いる）エツチングする。その後、Ｐ
ＳＧ膜２７をマスクにして、ノンドープドＰｏ１ｙＳｉ
膜２９中にグラフトベース形成のためのボロンのイオン
注入を行ない、ボロンドープドＰｏ１ｙＳｉ膜２９ａに
する（第２図（均）。
ｒ（（例えば、弗酸と硝酸と酢酸からなる混合液をエツ
チング液と１−で用いる）エツチングする。その後、Ｐ
ＳＧ膜２７をマスクにして、ノンドープドＰｏ１ｙＳｉ
膜２９中にグラフトベース形成のためのボロンのイオン
注入を行ない、ボロンドープドＰｏ１ｙＳｉ膜２９ａに
する（第２図（均）。
次に、ＰＳＧ膜２７を除去した後、ベース引き出し電極
となるボロンドープドＰｏ１ｙＳｉ膜２９ａのパターン
を形成する。その後、８１３Ｎ４膜２６を選択酸化マス
クにして酸化を行ない、第２の絶：縁膜であるＳ １０
２膜３１をボロンドープドＰｏ１ｙＳｉ膜２９土に形成
する。そわと同時に、ボロンドープドＰｏ ｌ ｙＳ
ｉ膜２９から拡散によりグラフトベース拡散層となるＰ
＋拡散層３２を形成する（第２図（Ｆ’ｌ ）。
となるボロンドープドＰｏ１ｙＳｉ膜２９ａのパターン
を形成する。その後、８１３Ｎ４膜２６を選択酸化マス
クにして酸化を行ない、第２の絶：縁膜であるＳ １０
２膜３１をボロンドープドＰｏ１ｙＳｉ膜２９土に形成
する。そわと同時に、ボロンドープドＰｏ ｌ ｙＳ
ｉ膜２９から拡散によりグラフトベース拡散層となるＰ
＋拡散層３２を形成する（第２図（Ｆ’ｌ ）。
次ＩＣ，Ｓｉ３Ｎ４膜２６の除去及びベースコンタクト
窓３７の形成を行なう（第２図０）。
窓３７の形成を行なう（第２図０）。
次に、ＡＩ−配線３６を行なえば、第２図（ハ）の如く
、エミッタ電極となる砒素ドープドＰｏ１ｙＳｉ膜２５
ｂ、エミッタ拡散層となるＮ＋拡散層３６、活性ベース
拡散層となるＰ−拡散層３３、グラフトベース拡散層と
なるＰ″−拡散層３２、ベース引き出し電極となるボロ
ンドープドＰｏ１ｙＳｉ膜２９、コレクタとなるＮエピ
層２３、コレクタ埋込拡散層となるＮ１拡散層２１、絶
縁膜となるＳ １０２膜２８．３１を有するＮＰＮ形バ
イポーラトランジスタを得ることができる。
、エミッタ電極となる砒素ドープドＰｏ１ｙＳｉ膜２５
ｂ、エミッタ拡散層となるＮ＋拡散層３６、活性ベース
拡散層となるＰ−拡散層３３、グラフトベース拡散層と
なるＰ″−拡散層３２、ベース引き出し電極となるボロ
ンドープドＰｏ１ｙＳｉ膜２９、コレクタとなるＮエピ
層２３、コレクタ埋込拡散層となるＮ１拡散層２１、絶
縁膜となるＳ １０２膜２８．３１を有するＮＰＮ形バ
イポーラトランジスタを得ることができる。
以−４−１第２の実施例においても、前記第１の実施例
と同様の効果が得られる。
と同様の効果が得られる。
なお、上記第１及び第２の実施例においては、ＮＰＮ形
バイポーラトランジスタを用いて説明しだが、ＰＮＰ形
バイポーラトランジスタも同様な方法で形成することが
できる。
バイポーラトランジスタを用いて説明しだが、ＰＮＰ形
バイポーラトランジスタも同様な方法で形成することが
できる。
また、第１及び第２の半導体膜としてＰｏ ｌ ｙＳ
ｉ１７ベーノ 膜を用いて説明しだが、アモルファスＳｔ 等の半導体
膜を用いても同様の効果が得られる。薄膜としてレジス
トを用いて説明したがＣＶＤ法によるＳｉＯ２膜などの
第２の半導体膜に対してエツチングの選択性のある薄膜
であれば同様の効果が得られる。
ｉ１７ベーノ 膜を用いて説明しだが、アモルファスＳｔ 等の半導体
膜を用いても同様の効果が得られる。薄膜としてレジス
トを用いて説明したがＣＶＤ法によるＳｉＯ２膜などの
第２の半導体膜に対してエツチングの選択性のある薄膜
であれば同様の効果が得られる。
寸だ、第１の絶縁膜として酸化によるｂ １０２膜を用
いて説明し７たが、絶縁性の堆積被膜例えばＣＶＤ法に
よるＳ ｉＯ２膜を用いても同様な効果が得られる。
いて説明し７たが、絶縁性の堆積被膜例えばＣＶＤ法に
よるＳ ｉＯ２膜を用いても同様な効果が得られる。
なお、積層膜パターンとして５１３Ｎ４膜とＰＳＣｉ膜
の２層膜を用いて説明しだが、第３図の如く、Ｓｔ Ｎ
膜２６とＳｔ○２膜５ｏとＰＳＧ膜２７の３層膜か
らなる積層膜パターンを用いても同様の効果が得られる
。
の２層膜を用いて説明しだが、第３図の如く、Ｓｔ Ｎ
膜２６とＳｔ○２膜５ｏとＰＳＧ膜２７の３層膜か
らなる積層膜パターンを用いても同様の効果が得られる
。
発明の効果
以上述べてきたように、本発明によれば、次のような効
果が得られる。
果が得られる。
（１）第１の半導体膜の膜厚に依存されない微細なパタ
ーンを有するエミッタ電極となる第１の１８ ベース 半導体膜パターンが形成できる。
ーンを有するエミッタ電極となる第１の１８ ベース 半導体膜パターンが形成できる。
（２） エミッタ電極となる第１の半導体膜とベース
引き出し電極と在る第２の半導体膜との間隔を微細に形
成することができる。
引き出し電極と在る第２の半導体膜との間隔を微細に形
成することができる。
（３）第１の半導体膜と第２の半導体膜間の第１の絶縁
膜と第２の半導体膜上の第２の絶縁膜を別々に形成する
だめ、それぞバー所望の膜厚で形成でき、絶縁性を高く
することができる。
膜と第２の半導体膜上の第２の絶縁膜を別々に形成する
だめ、それぞバー所望の膜厚で形成でき、絶縁性を高く
することができる。
（４）第２の半導体膜を厚く形成できるため、ベース引
き出し電極の抵抗を低く形成することができる。
き出し電極の抵抗を低く形成することができる。
（６） エミッタ領域以外の第１の半導体膜を除去し
た後、第１の絶縁膜を形成するため、ストレスの発生が
々く、欠陥が生じ々い。
た後、第１の絶縁膜を形成するため、ストレスの発生が
々く、欠陥が生じ々い。
（６） エミッタ領域」二に形成さ力だベース引き出
し電極となる第２の半導体膜を選択的に除去することが
できる。
し電極となる第２の半導体膜を選択的に除去することが
できる。
以上の如く、本発明はベース引き出し電極の抵抗を低く
、且つ、ベース引き出し電極上の絶縁膜を厚く形成でき
、しかも、エミッタ電極を微細に１９べ、・ 精度良く形成でき、さらに、エミッタ電極とベース引き
出し電極との間隙を微細に形成できるため、パターンの
微細化及び接合容量の低減化がはかれバイポーラトラン
ジスタの高速、消費電力化に大きく寄与するものである
。
、且つ、ベース引き出し電極上の絶縁膜を厚く形成でき
、しかも、エミッタ電極を微細に１９べ、・ 精度良く形成でき、さらに、エミッタ電極とベース引き
出し電極との間隙を微細に形成できるため、パターンの
微細化及び接合容量の低減化がはかれバイポーラトラン
ジスタの高速、消費電力化に大きく寄与するものである
。
第１図（５）〜（ハ）は本発明の第１実施例におけるＮ
ＰＮ形バイポーラトランジスタの製造工程を説明するだ
めの断面図、第２図（（ハ）〜（ハ）は本発明の第２実
施例におけるＮＰＮ形バイポーラトランジスタの製造工
程を説明するための断面図、第３図は本発明の第３実施
例におけるＮＰＮ形バイポーラトランジスタの断面図、
第４図（５）〜（ハ）は従来のＮＰＮ形バイポーラトラ
ンジスタの製造工程を説明するだめの断面図である。 ２１．３５・・ Ｎ＋拡散層、２２．３２・・・・・Ｐ
＋拡散層、２４，３１・・・・Ｓｉｏ２膜、２５ ｂ
・［素ドープドＰｏ１ｙＳｉ膜、２９ａ ・ ボロ
ンドープドＰｏ ｌ ｙＳ ｉ膜、３３・・・・Ｐ−拡
散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名で
％−Ｑ へ、Ａｃ′Ｊ 第２図 第３図 ｗ、−５ｋ −ｃｙ偽寸閃−りト め 寸
ＰＮ形バイポーラトランジスタの製造工程を説明するだ
めの断面図、第２図（（ハ）〜（ハ）は本発明の第２実
施例におけるＮＰＮ形バイポーラトランジスタの製造工
程を説明するための断面図、第３図は本発明の第３実施
例におけるＮＰＮ形バイポーラトランジスタの断面図、
第４図（５）〜（ハ）は従来のＮＰＮ形バイポーラトラ
ンジスタの製造工程を説明するだめの断面図である。 ２１．３５・・ Ｎ＋拡散層、２２．３２・・・・・Ｐ
＋拡散層、２４，３１・・・・Ｓｉｏ２膜、２５ ｂ
・［素ドープドＰｏ１ｙＳｉ膜、２９ａ ・ ボロ
ンドープドＰｏ ｌ ｙＳ ｉ膜、３３・・・・Ｐ−拡
散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名で
％−Ｑ へ、Ａｃ′Ｊ 第２図 第３図 ｗ、−５ｋ −ｃｙ偽寸閃−りト め 寸
Claims (4)
- （１）半導体基板の一主面上に第１の半導体膜を形成す
る工程と、前記第１の半導体膜上に少なくても酸化防止
膜及び不純物を含む堆積被膜からなる所望の積層膜パタ
ーンを形成する工程と、前記積層膜パターンをエッチン
グマスクにして前記第１の半導体膜を除去する工程と、
前記第１の半導体膜の側面に第１の絶縁膜を形成する工
程と、全面に第２の半導体膜を形成する工程と、熱処理
により前記不純物を含む堆積被膜から選択的に拡散を行
ないドープド半導体膜を形成する工程と、前記積層膜パ
ターン上の前記ドープド半導体膜を選択的に除去する工
程と、前記積層膜パターンのうち、酸化防止膜以外の堆
積被膜を除去した後、前記酸化防止膜を選択酸化マスク
にして前記第２の半導体膜上に第２の絶縁膜を形成する
工程とを備えていることを特徴とする半導体装置の製造
方法。 - （２）第２の絶縁膜を形成した後、活性ベース拡散層及
びエミッタ拡散層を形成する工程とを備えていることを
特徴とする特許請求の範囲第１項に記載の半導体装置の
製造方法。 - （３）第１の半導体膜を形成した後、活性ベース拡散層
及びエミッタ拡散層を形成する工程とを備えていること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （４）積層膜パターン上の第２の半導体膜を除去した後
、グラフトベース拡散層形成のためのイオン注入を行な
う工程とを備えていることを特徴とする特許請求の範囲
第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP689085A JPS61166168A (ja) | 1985-01-18 | 1985-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP689085A JPS61166168A (ja) | 1985-01-18 | 1985-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166168A true JPS61166168A (ja) | 1986-07-26 |
Family
ID=11650824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP689085A Pending JPS61166168A (ja) | 1985-01-18 | 1985-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166168A (ja) |
-
1985
- 1985-01-18 JP JP689085A patent/JPS61166168A/ja active Pending
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