JPS61164290A - 光電子集積回路 - Google Patents
光電子集積回路Info
- Publication number
- JPS61164290A JPS61164290A JP544185A JP544185A JPS61164290A JP S61164290 A JPS61164290 A JP S61164290A JP 544185 A JP544185 A JP 544185A JP 544185 A JP544185 A JP 544185A JP S61164290 A JPS61164290 A JP S61164290A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- integrated circuit
- type
- etching stopping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は光電子集積回路、特に低雑音筒速動作可能な光
電子集積回路に関する。
電子集積回路に関する。
（従来技術とその問題点）
半導体光素子と電子素子とを一体化させた光電子集積回
路は、高速動作、多機能化等が期待されることから盛ん
に研究が行なわれている。ところで、光電子集積回路の
ウェハー構造の一つとして、いわゆる縦績みウェハー構
造がある。これは半導体基板上に半導体光素子層と半導
体電子素子層とを−Ｎの多層エピタキシャル成長により
核層し、上部に形成した方の層を一部エッチングにより
除去し、光電子集積回路を形成するものである。ウェハ
ー構造では、通常光素子層が電子素子層に比べ数倍から
数十倍厚いため、を子素子層を下ＯＡｌ］に配置した場
合、エツチングに高紋の制御性が要求されるので、従来
、層厚の薄い電子素子層を上部に配置するウェハー構造
が用られていた（雑誌’ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲ８＃ＶＯＬ、ＥＤＬ−
３Ｎｏ、１０，３０２（１９８２）参照）。
路は、高速動作、多機能化等が期待されることから盛ん
に研究が行なわれている。ところで、光電子集積回路の
ウェハー構造の一つとして、いわゆる縦績みウェハー構
造がある。これは半導体基板上に半導体光素子層と半導
体電子素子層とを−Ｎの多層エピタキシャル成長により
核層し、上部に形成した方の層を一部エッチングにより
除去し、光電子集積回路を形成するものである。ウェハ
ー構造では、通常光素子層が電子素子層に比べ数倍から
数十倍厚いため、を子素子層を下ＯＡｌ］に配置した場
合、エツチングに高紋の制御性が要求されるので、従来
、層厚の薄い電子素子層を上部に配置するウェハー構造
が用られていた（雑誌’ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲ８＃ＶＯＬ、ＥＤＬ−
３Ｎｏ、１０，３０２（１９８２）参照）。
しかし、この構造では、電子素子層下に厚い光素子層が
存在することから大きな寄生容量を生じ、電子回路部の
高速動作を阻害する原因となっていた。
存在することから大きな寄生容量を生じ、電子回路部の
高速動作を阻害する原因となっていた。
（発明の目的）
本発明の目的は、このような欠点を除去し、エツチング
の制御性を向上させることによシ、光素子層を電子素子
層上に配置するたて績みウェハー構造を可能にし舒生谷
重が小さく、低雑音かつ高速動作可能な光電子集積回路
を提供する事にある。
の制御性を向上させることによシ、光素子層を電子素子
層上に配置するたて績みウェハー構造を可能にし舒生谷
重が小さく、低雑音かつ高速動作可能な光電子集積回路
を提供する事にある。
（発明の構成）
本発明の構成は、ＧａＡ、ｓ基板上に半導体電子素子層
と半導体光素子層とを順次積層した檜遺全有する、光電
子集積回路に於て、前記半導体光素子層と前記牛得体素
子層との間Ｖこ少なくともモル比が０６２以上のｋｌを
含んたＡｌＧａＡｓよシな９層厚か少なくとも２０ｎＩ
ＬのエツチングストップＪ曽を設けることを％似とする
。
と半導体光素子層とを順次積層した檜遺全有する、光電
子集積回路に於て、前記半導体光素子層と前記牛得体素
子層との間Ｖこ少なくともモル比が０６２以上のｋｌを
含んたＡｌＧａＡｓよシな９層厚か少なくとも２０ｎＩ
ＬのエツチングストップＪ曽を設けることを％似とする
。
（実施例）
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の断面図、第２図は第１図の
光電子集積回路用ウェハー１０断面図でめる。第２図に
示すように、このウェハーは、絶縁１ＧａＡｓよりなる
基板１上に、層厚が０３μｍでキャリア礫度カｌ ｘ
ｌ Ｑ１５ＣｒｆＬ’のＰ型Ａ４，４ Ｇａｏ６ Ａｓ
よ如なるバッファ層２２層厚が０２μｍでキャリア濃度
が５×１０１６ｃｒｎ−３のｎ型ＧａＡｓよシなる能動
層３で構成されるトランジスタ層と、更にこのトランジ
スタ層の上に層厚が２ＧａｍのアンドープＡｌｏ、４Ｇ
ａｏ、６Ａｓよりなるエツチングストップ層４を介しし
て層厚が２μｍでキャリア濃度が１ ｘ １０”ｃＩＪ
Ｌ”のｎ型Ｇ ａ Ａ ｓよシなるｎ側コンタクト層５
２層厚が１μｍでキャリア濃度が５×１ｏ１７ｃＩｎ−
３のｎ型Ａ１０．４ｏａａａＡｓよりなるクラッド層６
２層厚が０１μｍのアンドープＧａＡｓよシなる活性層
７２２層厚１μｍでキャリア濃度が３Ｘ１０”α−３の
ｐ型Ａｌ６，３Ｇａ ６，７ Ａｓよシなるガイド層８
および層厚が０．５μｍでキャリア濃度が１ｘ１０１９
ｃｍ”のｐ型Ｇａ Ａｓよシなるｐ側コンタクト層９に
よって構成されるレーザダイオード層とを設けている。
光電子集積回路用ウェハー１０断面図でめる。第２図に
示すように、このウェハーは、絶縁１ＧａＡｓよりなる
基板１上に、層厚が０３μｍでキャリア礫度カｌ ｘ
ｌ Ｑ１５ＣｒｆＬ’のＰ型Ａ４，４ Ｇａｏ６ Ａｓ
よ如なるバッファ層２２層厚が０２μｍでキャリア濃度
が５×１０１６ｃｒｎ−３のｎ型ＧａＡｓよシなる能動
層３で構成されるトランジスタ層と、更にこのトランジ
スタ層の上に層厚が２ＧａｍのアンドープＡｌｏ、４Ｇ
ａｏ、６Ａｓよりなるエツチングストップ層４を介しし
て層厚が２μｍでキャリア濃度が１ ｘ １０”ｃＩＪ
Ｌ”のｎ型Ｇ ａ Ａ ｓよシなるｎ側コンタクト層５
２層厚が１μｍでキャリア濃度が５×１ｏ１７ｃＩｎ−
３のｎ型Ａ１０．４ｏａａａＡｓよりなるクラッド層６
２層厚が０１μｍのアンドープＧａＡｓよシなる活性層
７２２層厚１μｍでキャリア濃度が３Ｘ１０”α−３の
ｐ型Ａｌ６，３Ｇａ ６，７ Ａｓよシなるガイド層８
および層厚が０．５μｍでキャリア濃度が１ｘ１０１９
ｃｍ”のｐ型Ｇａ Ａｓよシなるｐ側コンタクト層９に
よって構成されるレーザダイオード層とを設けている。
本実施例の電子回路部を作成する為のレーザダイオード
層の除去方法は、まずパターニングされだ８ｉ０．膜を
マスクとしてｎ側コンタクト層５の途中までリン酸、過
酸化水素水、メチルアルコールの組成比が１：１：３の
無選択性のエツチング液で第１のエツチングを行なう。
層の除去方法は、まずパターニングされだ８ｉ０．膜を
マスクとしてｎ側コンタクト層５の途中までリン酸、過
酸化水素水、メチルアルコールの組成比が１：１：３の
無選択性のエツチング液で第１のエツチングを行なう。
次に、アンモニア、過酸化水素水の組成比が１：２０の
ＧａＡｓに対して選択性のあるエツチング液で残シのｎ
側コンタクト層５のみを選択的に除去して第２のエツチ
ングを行なう。この第１のエツチングではｎ側コンタク
ト層５の途中でエツチングを止めれば良いので制御が容
易であシ、また第２のエツチングではＧａＡｓとＡＡ！
６．４ Ｇａ Ｏ，６Ａｓとのエツチング選択比、即
ちｎ側コンタクト層５とエツチングストップ層４との選
択比は１００以上とれるので、２μｍ厚のｎ側コンタク
ト層５に対してエツチングストップ層４は２Ｇａｍあれ
ば充分可能である。更に、このエツチングストップ層４
は、八ｌをモル比０２以上含んだものであればよく、マ
たこのエツチングストップ層はフッ酸による第３のエツ
チングで簡単に除去できる。
ＧａＡｓに対して選択性のあるエツチング液で残シのｎ
側コンタクト層５のみを選択的に除去して第２のエツチ
ングを行なう。この第１のエツチングではｎ側コンタク
ト層５の途中でエツチングを止めれば良いので制御が容
易であシ、また第２のエツチングではＧａＡｓとＡＡ！
６．４ Ｇａ Ｏ，６Ａｓとのエツチング選択比、即
ちｎ側コンタクト層５とエツチングストップ層４との選
択比は１００以上とれるので、２μｍ厚のｎ側コンタク
ト層５に対してエツチングストップ層４は２Ｇａｍあれ
ば充分可能である。更に、このエツチングストップ層４
は、八ｌをモル比０２以上含んだものであればよく、マ
たこのエツチングストップ層はフッ酸による第３のエツ
チングで簡単に除去できる。
本実施例では、厚さが２Ｇａｍと非常に薄いエツチング
ストップ層４を入れるだけでレーザダイオード層のみの
エツチングを精度良く行うことが出来る。
ストップ層４を入れるだけでレーザダイオード層のみの
エツチングを精度良く行うことが出来る。
次に、第１図の光電子集積回路は、第２図に示した層構
造をもつウェハーに、前記エツチング加工を施しだ後、
レーザーの電極としてｎ側コンタクト層５上にｎ側電極
１０とｐ側コンタクトＩ６９上にｐ側電極１１とを形成
し、ショットキーゲート形トランジスタ用のドレイン電
極１２．ゲート電極１３．ソース電極１４を能動層３上
にそれぞれ形成し、絶縁膜１５および配線１６を設けて
構成される。図からもわかるように、たて積み構造では
段差を生じるが、エツチングストップ層厚は光素子層の
約０．５ ％であシ、このエツチングストップ層４を設
けた事による段差の増大は無視できるので製造上の支障
になることもない。
造をもつウェハーに、前記エツチング加工を施しだ後、
レーザーの電極としてｎ側コンタクト層５上にｎ側電極
１０とｐ側コンタクトＩ６９上にｐ側電極１１とを形成
し、ショットキーゲート形トランジスタ用のドレイン電
極１２．ゲート電極１３．ソース電極１４を能動層３上
にそれぞれ形成し、絶縁膜１５および配線１６を設けて
構成される。図からもわかるように、たて積み構造では
段差を生じるが、エツチングストップ層厚は光素子層の
約０．５ ％であシ、このエツチングストップ層４を設
けた事による段差の増大は無視できるので製造上の支障
になることもない。
従って、従来の構造に比べて寄生容量を数十分の−に低
減し、電子素子層上に光素子層を積層する構造の光電子
集積回路を容易に製作できる。
減し、電子素子層上に光素子層を積層する構造の光電子
集積回路を容易に製作できる。
なお、第１のエツチングに用いるエツチング液はＧａＡ
ｓ、ＡｌＧａＡｓに対して選択性がなければいかなるも
のでも良く、第２のエツチングに用いるエツチング液は
ＧａＡｓとＡｌｌ Ｇ ａ Ａ ｓとの選択比が６一 １００以上あればいかなるものでも良い、またエツチン
グストップ層の厚さは段差の増大が問題にならない程度
であればよい。
ｓ、ＡｌＧａＡｓに対して選択性がなければいかなるも
のでも良く、第２のエツチングに用いるエツチング液は
ＧａＡｓとＡｌｌ Ｇ ａ Ａ ｓとの選択比が６一 １００以上あればいかなるものでも良い、またエツチン
グストップ層の厚さは段差の増大が問題にならない程度
であればよい。
（発明の効果）
以上説明した様に、本発明によれば、ＧａＡｓ基板上に
順次積層した半導体電子素子層と半導体光素子層との間
にＡｌＧａＡｓのエツチングストップ層を設ける事によ
シ、従来に比べ寄生容量が数十分の−に低減され、低雑
音、高動動作可能な、光電子集積回路を容易に得られる
。
順次積層した半導体電子素子層と半導体光素子層との間
にＡｌＧａＡｓのエツチングストップ層を設ける事によ
シ、従来に比べ寄生容量が数十分の−に低減され、低雑
音、高動動作可能な、光電子集積回路を容易に得られる
。
第１図は本発明の一実施例の断面図、第２図は第１図の
光電子集積回路用ウエノ・−の断面図である。図中、１
は基板、２はバッファ層、３は能動層、４はエツチング
ストップ層、５はｎ側コンタクト層、６はクラッド層、
７は活性層、８はガイド層、９はｎ側コンタクト層、１
０はｎ側電極、１１はｐ側電極、１２はドレイン電極、
１３はゲート電極、１４はソース電極、１５は絶縁膜、
１６茶 ／ 図 茅 ２ 回
光電子集積回路用ウエノ・−の断面図である。図中、１
は基板、２はバッファ層、３は能動層、４はエツチング
ストップ層、５はｎ側コンタクト層、６はクラッド層、
７は活性層、８はガイド層、９はｎ側コンタクト層、１
０はｎ側電極、１１はｐ側電極、１２はドレイン電極、
１３はゲート電極、１４はソース電極、１５は絶縁膜、
１６茶 ／ 図 茅 ２ 回
Claims (1)
- ＧａＡｓ基板上に半導体電子素子層と半導体光素子層を
順次積層した構造を有する光電子集積回路に於て、前記
半導体電子素子層と前記半導体光素子層との間に少なく
ともモル比が０．２以上のＡｌを含んだＡｌＧａＡｓよ
りなりその層厚が少なくとも２０ｎｍのエッチングスト
ップ層を設けることを特徴とする光電子集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP544185A JPS61164290A (ja) | 1985-01-16 | 1985-01-16 | 光電子集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP544185A JPS61164290A (ja) | 1985-01-16 | 1985-01-16 | 光電子集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164290A true JPS61164290A (ja) | 1986-07-24 |
Family
ID=11611282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP544185A Pending JPS61164290A (ja) | 1985-01-16 | 1985-01-16 | 光電子集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3767675A4 (en) * | 2018-03-16 | 2021-12-15 | BOE Technology Group Co., Ltd. | ARRAY SUBSTRATE AND METHOD OF MANUFACTURING THEREOF AND DISPLAY DEVICE |
-
1985
- 1985-01-16 JP JP544185A patent/JPS61164290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3767675A4 (en) * | 2018-03-16 | 2021-12-15 | BOE Technology Group Co., Ltd. | ARRAY SUBSTRATE AND METHOD OF MANUFACTURING THEREOF AND DISPLAY DEVICE |
| US11251223B2 (en) | 2018-03-16 | 2022-02-15 | Boe Technology Group Co., Ltd. | Array substrate, method of manufacturing the same, and display device |
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