JPS61159729A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPS61159729A JPS61159729A JP59280140A JP28014084A JPS61159729A JP S61159729 A JPS61159729 A JP S61159729A JP 59280140 A JP59280140 A JP 59280140A JP 28014084 A JP28014084 A JP 28014084A JP S61159729 A JPS61159729 A JP S61159729A
- Authority
- JP
- Japan
- Prior art keywords
- marker
- layer
- resist
- intermediate layer
- resist film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
近時、微細パターンを形成するために、多層レジスト膜
を成膜して電子ビーム（ＥＢ）ｔｉ画及びドライ加工に
用いられているが、本発明はパターン形成のための位置
合わせに使用されるマーカの検出方法に関するものであ
る。
を成膜して電子ビーム（ＥＢ）ｔｉ画及びドライ加工に
用いられているが、本発明はパターン形成のための位置
合わせに使用されるマーカの検出方法に関するものであ
る。
通常、ＥＢ描写がなされる多層レジスト膜では、下層に
あるレジスト膜は近接効果を緩和し、又ステップカバレ
ージを行う際のエツジ部の亀裂を防止する等の理由から
厚い膜で形成されるのが普通である。
あるレジスト膜は近接効果を緩和し、又ステップカバレ
ージを行う際のエツジ部の亀裂を防止する等の理由から
厚い膜で形成されるのが普通である。
一方、多層レジスト膜をＥＢ描画するには、マスク合わ
せが必要であるために、その方法として位置合わせ用マ
ーカに電子ビームを照射し、その反射電子を検出してマ
ーカ位置を測定する方法が利用されているが、多層レジ
スト膜では膜厚が厚いために、マーカに対するビーム電
子の入射及び反射電子はレジスト膜の分子と衝突して、
エネルギーが減衰して、更に乱反射もあるために、反射
電子の検出信号の感度が低下し、又解像度が劣化して、
マーク位置の測定精度が低下するという欠点がある。
せが必要であるために、その方法として位置合わせ用マ
ーカに電子ビームを照射し、その反射電子を検出してマ
ーカ位置を測定する方法が利用されているが、多層レジ
スト膜では膜厚が厚いために、マーカに対するビーム電
子の入射及び反射電子はレジスト膜の分子と衝突して、
エネルギーが減衰して、更に乱反射もあるために、反射
電子の検出信号の感度が低下し、又解像度が劣化して、
マーク位置の測定精度が低下するという欠点がある。
第３図は従来の凸型の形状のマーカを用いた場合の断面
図であるが、基板１上に設けられた凸型のマーカ２があ
り、その表面にレジスト膜３が被着されていて、その表
面を電子ビーム４が矢印のように走査される。
図であるが、基板１上に設けられた凸型のマーカ２があ
り、その表面にレジスト膜３が被着されていて、その表
面を電子ビーム４が矢印のように走査される。
この際に、レジスト膜のマーカ上の膜厚である丁ｒ２が
薄膜であるので、電子ビームの反射電子強度を低下させ
ることなく検出信号を測定することができる。
薄膜であるので、電子ビームの反射電子強度を低下させ
ることなく検出信号を測定することができる。
然しなから、マーカのない部分のレジスト膜は厚いレジ
スト膜丁ｒ１であるため、電子ビームの反射電子強度が
低下して、その部分における検出信号のノイズの障害が
ある。
スト膜丁ｒ１であるため、電子ビームの反射電子強度が
低下して、その部分における検出信号のノイズの障害が
ある。
又、マーカの形成方法が、基板の全、面に金を蒸着した
後、所定部分にマーカをパターニングして形成するもの
で、基板の高温処理の工程中に、基板と金がアロイ化し
て、近接する素子のパターンに悪影響を与えるという欠
点がある。
後、所定部分にマーカをパターニングして形成するもの
で、基板の高温処理の工程中に、基板と金がアロイ化し
て、近接する素子のパターンに悪影響を与えるという欠
点がある。
第４図（ａ）及び第４図山）は上記の欠点を解決するた
めに考慮された検出マーカの断面図であって、基板１１
に凹型の検出マーカ１２を形成した後、表面にレジスト
ｙ４１３を被着したものであるが、更にレジスト膜の上
にマーカ面積より大きな面積の光露光用のマスク１４を
重合わせ、矢印のような光露光１５を行なってその部分
のレジスト膜を現像除去するものである。
めに考慮された検出マーカの断面図であって、基板１１
に凹型の検出マーカ１２を形成した後、表面にレジスト
ｙ４１３を被着したものであるが、更にレジスト膜の上
にマーカ面積より大きな面積の光露光用のマスク１４を
重合わせ、矢印のような光露光１５を行なってその部分
のレジスト膜を現像除去するものである。
第４図（ｂ）はこの方法で露出した検出マーカ領域１６
ヲ電子ビーム１７によりマーカを検出するもので、レジ
スト膜による反射電子の妨害を無くし、良好な検出信号
を得ることができるが、マーカを形成するまでの製造工
程が複雑になるという欠点がある。
ヲ電子ビーム１７によりマーカを検出するもので、レジ
スト膜による反射電子の妨害を無くし、良好な検出信号
を得ることができるが、マーカを形成するまでの製造工
程が複雑になるという欠点がある。
上記のパターン形成方法では、位置合わせのためのマー
カの検出方法の精度が劣化するが、又他の方法にしても
、マーカの形成工程が複雑であることが問題点である。
カの検出方法の精度が劣化するが、又他の方法にしても
、マーカの形成工程が複雑であることが問題点である。
本発明は上記問題点を解消したパターン形成方法を提供
するもので、その手段は、基板上に多層レジスト膜を形
成して、電子ビームを照射して微細パターンを形成する
際の位置合わせにおいて、電子ビームを照射して、その
反射電子を検出してマーカ位置を測定してマーカ形成後
、使用したレジスト膜を残して号イドエツチングによっ
てクリーン領域を形成し、更に上層に電子線レジスト膜
を塗布して多層レジストにして形成したマーカでマスク
合わせを行うパターン形成方法によって達成できる。
するもので、その手段は、基板上に多層レジスト膜を形
成して、電子ビームを照射して微細パターンを形成する
際の位置合わせにおいて、電子ビームを照射して、その
反射電子を検出してマーカ位置を測定してマーカ形成後
、使用したレジスト膜を残して号イドエツチングによっ
てクリーン領域を形成し、更に上層に電子線レジスト膜
を塗布して多層レジストにして形成したマーカでマスク
合わせを行うパターン形成方法によって達成できる。
本発明は、マーカ形成に用いた多層レジスト膜の中間層
をマスクとし、マーカ周囲の下層レジストをオーバ°エ
ツチングしてクリーン領域を形成し、残した下層レジス
ト上に電子線レジスト膜を塗布してマーカによるマスク
合わせを行い、微細パターンの形成を行うもので、多層
レジスト膜を用いて形成されたマーカは深い溝とシャー
プなエツジが得られるために良好な検出信号を得ること
ができるようにして多層レジストを用いた微細パターン
を得る方法を考慮したものである。
をマスクとし、マーカ周囲の下層レジストをオーバ°エ
ツチングしてクリーン領域を形成し、残した下層レジス
ト上に電子線レジスト膜を塗布してマーカによるマスク
合わせを行い、微細パターンの形成を行うもので、多層
レジスト膜を用いて形成されたマーカは深い溝とシャー
プなエツジが得られるために良好な検出信号を得ること
ができるようにして多層レジストを用いた微細パターン
を得る方法を考慮したものである。
第１図（ａ）〜第１図（ｇ）は本発明の実施例である三
層レジスト膜を用いてマーカを形成する方法を説明する
ため断面図である。
層レジスト膜を用いてマーカを形成する方法を説明する
ため断面図である。
第１図（ａ）は基板２１の表面に下層レジスト層２２を
厚みが２μｍ、中間レジスト層２３を厚みが１μｍ、上
層レジスト層２４を１μ−の厚みで三層レジスト膜を形
成後、上層のポジ型レジスト膜をマーカとしての必要面
積と形状になるように電子ビーム露光によりパターニン
グをしたものである。
厚みが２μｍ、中間レジスト層２３を厚みが１μｍ、上
層レジスト層２４を１μ−の厚みで三層レジスト膜を形
成後、上層のポジ型レジスト膜をマーカとしての必要面
積と形状になるように電子ビーム露光によりパターニン
グをしたものである。
第１図山）は、中間レジスト層２３をドライエツチング
法によりエツチング除去して開口部２５を設けたもので
ある。
法によりエツチング除去して開口部２５を設けたもので
ある。
第１図（Ｃ）は中間レジスト層２３と下層レジスト層２
２をドライエツチング法により除去したものであって、
基板２１を露出させたものである。
２をドライエツチング法により除去したものであって、
基板２１を露出させたものである。
第１図（ｄ）は中間レジスト層２３を約２０００人程度
の厚みに残しておくが、この中間レジスト層のシロキサ
ン樹脂が、酸素のプラズマエツチングに抵抗力のあるこ
とを利用するものであり、この状態で中間レジスト層を
マスクにして、プラズマエツチングにより、基板２１に
マーカ２６を形成する。
の厚みに残しておくが、この中間レジスト層のシロキサ
ン樹脂が、酸素のプラズマエツチングに抵抗力のあるこ
とを利用するものであり、この状態で中間レジスト層を
マスクにして、プラズマエツチングにより、基板２１に
マーカ２６を形成する。
第１図（Ｑ）は、中間レジスト層２３をマスクにして酸
素プラズマエツチング法により等方向エツチングを行い
、マーカより広い面積になるようにサイドエツチングを
して、開口部２７を形成したものである。
素プラズマエツチング法により等方向エツチングを行い
、マーカより広い面積になるようにサイドエツチングを
して、開口部２７を形成したものである。
第１図（ｆ）は、所定のバターニングを行うために、マ
ーカが形成された基板２１と下層レジスト層２２の表面
にネガ型レジストであるが、下層レジスト膜２２に対し
、耐ドライエツチング性の高いシロキサン樹脂２８を塗
布したものであるが、下層の厚みが２μ−とした場合に
、このネガ型レジスト膜の厚みが０．２μ−と薄いため
に、マーカ面に塗布されたネガ型レジスト膜はマーカ検
出の妨害にはならないという利点がある。
ーカが形成された基板２１と下層レジスト層２２の表面
にネガ型レジストであるが、下層レジスト膜２２に対し
、耐ドライエツチング性の高いシロキサン樹脂２８を塗
布したものであるが、下層の厚みが２μ−とした場合に
、このネガ型レジスト膜の厚みが０．２μ−と薄いため
に、マーカ面に塗布されたネガ型レジスト膜はマーカ検
出の妨害にはならないという利点がある。
第１図（勢は、適正なマーカの位置合わせの後にシロキ
サン樹脂２８に所定のパターニング２９を行ったもので
ある。
サン樹脂２８に所定のパターニング２９を行ったもので
ある。
このシロキサン樹脂は感度が１．５ｘｌＯ”／ ５１１
１であって０．５μｍのラインアンドスペースが解像さ
れ、又下層に対する耐ドライエツチング性は５０倍であ
る。
１であって０．５μｍのラインアンドスペースが解像さ
れ、又下層に対する耐ドライエツチング性は５０倍であ
る。
第２図は、レジスト膜の上層、中間層、下層にそれぞれ
使用される材料と膜厚等について具体的な比較図を示し
たものである。
使用される材料と膜厚等について具体的な比較図を示し
たものである。
以上詳細に説明したように本発明のパターン形成方法は
、容易な製造方法によって高精度のマーカを製作するこ
とが可能であり、且つ素子のパターニングをそのままで
、素子の形成に供し得るという効果大なるものがある。
、容易な製造方法によって高精度のマーカを製作するこ
とが可能であり、且つ素子のパターニングをそのままで
、素子の形成に供し得るという効果大なるものがある。
第１図（ａ）〜第１図（哨は本発明の実施例である三層
レジスト膜の断面図、 第２図はレジスト膜の比較図、 第３図は従来のマーカ検知を示す断面図、第４図（ａ）
〜第４図（ト））は従来のマーカ検知を示す断面図。 図において、２１は基板、２２は下層レジスト層、２３
は中間レジスト層、２４は上層レジスト層、２５は開口
部、２６はマーカ、２７は開口部、２Ｂはシロキサン１
Ｍ脂、２９はバターニング、をそれぞれ示している。 第１図 （Ｑ） （ｂ） δ （ｃ）ｔｄ） 第１図 第２図
レジスト膜の断面図、 第２図はレジスト膜の比較図、 第３図は従来のマーカ検知を示す断面図、第４図（ａ）
〜第４図（ト））は従来のマーカ検知を示す断面図。 図において、２１は基板、２２は下層レジスト層、２３
は中間レジスト層、２４は上層レジスト層、２５は開口
部、２６はマーカ、２７は開口部、２Ｂはシロキサン１
Ｍ脂、２９はバターニング、をそれぞれ示している。 第１図 （Ｑ） （ｂ） δ （ｃ）ｔｄ） 第１図 第２図
Claims (1)
- 基板上に多層レジスト膜を形成して、電子ビームを照
射して微細パターンを形成する際の位置合わせにおいて
、電子ビームを照射して、その反射電子を検出してマー
カ位置を測定してマーカ形成後、使用したレジスト膜を
残してサイドエッチングによってクリーン領域を形成し
、更に上層に電子線レジスト膜を塗布して多層レジスト
にして形成したマーカでマスク合わせを行うことを特徴
とするパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280140A JPS61159729A (ja) | 1984-12-29 | 1984-12-29 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280140A JPS61159729A (ja) | 1984-12-29 | 1984-12-29 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61159729A true JPS61159729A (ja) | 1986-07-19 |
Family
ID=17620892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59280140A Pending JPS61159729A (ja) | 1984-12-29 | 1984-12-29 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61159729A (ja) |
-
1984
- 1984-12-29 JP JP59280140A patent/JPS61159729A/ja active Pending
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