JPS6210011B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電子線露光法を用いる集積回路など
の素子のパターン製作時における電子線とパター
ンの位置合わせに用いる電子線位置検出方法を改
良した集積化素子の製造方法に関するものであ
る。

集積回路などのパターンを、電子線を用いて露
光する方法が従来から用いられている。この場合
に、パターンの露光を同一基板に対して繰り返し
て行なう場合には、電子線とパターンの相互位置
合わせが正確に行なわれていることが必要であ
る。

このために、従来から基板上に基準パターンを
位置基準マーク（以下マークと称す）として付設
しておき、このマークを含む領域を電子線で走査
して、電子線と基板の位置関係を検出することが
行なわれている。

本発明をより充分に理解するために従来技術を
第１図を用いてさらに詳細に説明する。基板１の
上に事前にマーク２を形成する。このマーク２は
酸化膜であつたり、金属パターンであつたりす
る。位置検出のため第１図のごとくマーク２を電
子線３で走査しつつ、反射電子又は２次電子の信
号を測定する。これを位置検出信号と名付ける。
位置検出信号は第２図の４のごとき波形である。
これをパルス回路６によつてノイズを平滑化し、
微分し、しきい値を越える時刻にパルスを発生
し、コンピユータ７もしくはマイクロプロセツサ
に送り、コンピユータはパルスの送られた時刻に
よつてマーク位置を検出している。

しかしながら位置検出信号には一般にはノイズ
が重畳し、これが位置検出の際の誤差となる。と
くに第３図のようにマーク２の上に電子レジスト
８が厚く被着されている場合には、位置検出信号
は第４図の９のごとく著しく信号が小さくなり、
信号対ノイズ比（Ｓ／Ｎ比）はかなり減小し、位
置検出の誤差は大きくなるという欠点を有してい
る。

これを解決するために、第５図のように電子レ
ジスト８に比べてかなり膜厚の厚いマーク２を用
いることが考えられている。しかるにこのような
厚いマーク２の形成という製造工程は、素子製造
工程と両立しないので用いられないのがふつうで
ある。

本発明における電子線位置検出方法は、従来の
方法の欠点を解決し、マーク製造工程と素子製造
工程を両立させ、電子レジスト又は他の膜の被着
に対しても充分なＳ／Ｎ比が得られるマークを提
供し、高精度に電子線位置検出を行うことを目的
とする。

すなわち、本発明によれば同一露光レベルで異
なつた露光量をレジストに露光し、現像時間、現
像温度、現像液の種類・組成を選択する等の現像
条件を変えることにより、素子パターンと基準パ
ターンを形成する。この基準パターンは反射電子
又は２次電子の放射効率の大きい物質で形成する
か、または膜厚を素子パターンに比べて厚くする
か、または上記の放射効率の大きい物質で、かつ
膜厚も厚く形成する。この基準パターンをマーク
として用いることにより高精度の電子線位置検出
を行うことができる。

以下、本発明における電子線位置検出方法を、
図面を用いて詳細に説明する。

第６図は本発明を説明するための工程断面図で
ある。

(1) 基板６１にレジスト６２を付着する。これに
異なる露光量Ａ，Ｂでそれぞれの領域を露光す
る。Ａ，Ｂの順で露光量が大きいとする。

(2) 最も露光量の大きい領域に開口６３が形成さ
れ、他の領域にはまだレジストが残つている状
態にレジスト６２を現像する。

(3) 開口６３のところに第１の層６４を被着す
る。

(4) さらに現像を行ない開口６５を形成し、次に
開口６３と開口６５に第２の層６６を被着す
る。

(5) レジスト６２を剥離すると、露光量Ａと露光
量Ｂに対応した基準パターンａと素子パターン
ｂが形成される。

(6) 電子レジスト６７を付着し、電子線６８で基
準パターンａを含む領域を走査し、基準パター
ンａと電子線との相対的位置を検出することに
より、素子パターンｂと所望の位置関係に電子
レジスト６７の位置合わせして重ねるべき素子
パターンを形成する。

上記工程で、第１の層６４は反射電子又は２次
電子の放射効率の大きい物質、例えばタンタル、
タングステン、レニウム、オスミウム、イリジウ
ム、白金、金、タリウム等が好ましい。

また、第１の層６４はできる限り膜厚を厚くす
る方が良い。なんとなれば、膜厚が非常に厚けれ
ば、マーク上に被着される電子レジストや他の層
に影響されることなく常にＳ／Ｎ比の大きい位置
検出信号が得られるからである。

このことから上記工程の露光はパターン高さ対
パターン巾の比を大きくとれる露光法であるＸ線
露光を用いるのが最も好ましい。

第２の層６６で形成されるパターンは素子パタ
ーンであるので集積化素子に依存して種々の材料
が使用されるが、一般には膜厚は薄く、逆に集積
化素子特性からの制約によつてむやみに厚くする
ことはできない。したがつて、第６図６のように
基準パターンである第１の層６４の上に第２の層
６６が形成されていても、位置合わせ用の電子線
は第２の層６６をほとんど透過するため、充分な
Ｓ／Ｎ比が得られる。又、本発明では、基準パタ
ーンａが電子レジスト６７に深く完全に埋没しな
いため、良好なＳ／Ｎ比の位置検出信号が得られ
る。

以上説明したように、本発明では上記の電子線
位置検出方法を用いることにより、マーク製造工
程と素子製造工程を両立でき、充分なＳ／Ｎ比の
位置検出信号が得られ、高精度の電子線位置合わ
せを行なうことができる。

【図面の簡単な説明】

第１図は従来法のマークの断面図、第２図はマ
ーク検出信号と処理の様子を説明する図、第３図
は位置検出のときの従来法のマークの断面図、第
４図は第３図のマークのときのマーク検出信号、
第５図は厚い膜厚を用いる従来法のマークの断面
図、第６図は本発明を説明するための工程断面図
で、１は基板にレジストを塗布し、異なる露光量
で露光した状態を示す図、２は現像した状態を示
す図、３は基準パターンとしての層を被着した状
態を示す図、４は現像条件をかえて現像し、素子
パターンの層を被着した状態を示す図、５はレジ
ストを除去した状態を示す図、６は電子レジスト
を塗布し基準パターンを電子線で走査する状態を
示す図である。 図において、１，６１……は基板、２……マー
ク、３，６８……は電子線、４……位置検出信号
の波形、５……検出器、６……パルス回路、７…
…コンピユータ、８，６２，６７……電子レジス
ト、９……位置検出信号の波形、６３……基準パ
ターンの開口、６４……基準パターンの層、６５
……素子パターンの開口、６６……素子パターン
の層。

Claims (1)

1. 【特許請求の範囲】 １ 被処理体表面に設けられた基準パターンによ
   り位置決めを行う電子線露光工程を有する集積化
   素子の製造方法において、同一露光レベルで異な
   つた露光量を基板上のレジストに露光する工程
   と、レジストを現像し基板まで達している開口と
   基板までは達していない凹部とを形成する工程
   と、該基板まで達するレジスト開口部に基準パタ
   ーンを素子パターンに比べ反射電子もしくは二次
   電子の放射効率の大きい物質を用いて形成するか
   或いは素子パターンより厚い膜厚で形成する工程
   と、前記レジストの基板までは達していない凹部
   を基板まで達する開口に形成する工程と、当該開
   口部と前記基準パターン上に素子パターンを形成
   する工程とを有することを特徴とする集積化素子
   の製造方法。 ２ 前記露光はＸ線露光である特許請求の範囲第
   １項記載の集積化素子の製造方法。