JPS61158187A - 超伝導三端子素子及びその製造方法 - Google Patents
超伝導三端子素子及びその製造方法Info
- Publication number
- JPS61158187A JPS61158187A JP59280749A JP28074984A JPS61158187A JP S61158187 A JPS61158187 A JP S61158187A JP 59280749 A JP59280749 A JP 59280749A JP 28074984 A JP28074984 A JP 28074984A JP S61158187 A JPS61158187 A JP S61158187A
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- semiconductor
- channel
- superconducting
- drain
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体をチャネル部（：持ち、かつｐ−鴇接合
の空乏層巾の伸縮Ｃ：より有効なチャネル層厚を制御し
、超伝導電流を制御する半導体結合接合型超伝導三端子
素子に関Ｔるものである。
の空乏層巾の伸縮Ｃ：より有効なチャネル層厚を制御し
、超伝導電流を制御する半導体結合接合型超伝導三端子
素子に関Ｔるものである。
半導体をチャネル部（；もつ超伝導三端子素子は、制御
性、安定性５二優れたものが期待されるため多くの提案
がある。その制御の方法（二は半導体ＦＥＴの如＜ 、
Ｍｉｓ型、 ＭＥ’ｌ型、接合型があるが、前者二つは
半導体表面を用いるため表向単位、！１面組成ずれなど
の特有の問題がある。これは化合物半導体の場合Ｃ二は
特ζ二大きな問題となるが、シリコンのような元素半導
体１ニオいても同様である。−方償合型の場合は、結晶
内部Ｃ二接合一を設けるため、この様な問題はなく、理
想的な制御が期待できる。
性、安定性５二優れたものが期待されるため多くの提案
がある。その制御の方法（二は半導体ＦＥＴの如＜ 、
Ｍｉｓ型、 ＭＥ’ｌ型、接合型があるが、前者二つは
半導体表面を用いるため表向単位、！１面組成ずれなど
の特有の問題がある。これは化合物半導体の場合Ｃ二は
特ζ二大きな問題となるが、シリコンのような元素半導
体１ニオいても同様である。−方償合型の場合は、結晶
内部Ｃ二接合一を設けるため、この様な問題はなく、理
想的な制御が期待できる。
半導体結合超伝導素子では、ソース−ドレイン間距離ｌ
が、半導体中の電子又は正孔のコヒーレンス長（材料Ｃ
二もよるが０．０１〜０．１μｍのオーダ）と同程度で
あることから、半導体ＦＥＴでとられている素子構造が
実現困難となる。そのため、従来第４図のような接合型
半導体結合超伝導三端子素子が提声されていた。これは
、ソース１及びドレイン２と反対側Ｃ二接合６を設けた
ものであり、文献ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ 、ＭＡＧＮＥＴＩＣ８、Ｖｏｌ＆ＡＧ−１５、
ｐ ４５５ （１９７９） Ｃ記載されている。
が、半導体中の電子又は正孔のコヒーレンス長（材料Ｃ
二もよるが０．０１〜０．１μｍのオーダ）と同程度で
あることから、半導体ＦＥＴでとられている素子構造が
実現困難となる。そのため、従来第４図のような接合型
半導体結合超伝導三端子素子が提声されていた。これは
、ソース１及びドレイン２と反対側Ｃ二接合６を設けた
ものであり、文献ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ 、ＭＡＧＮＥＴＩＣ８、Ｖｏｌ＆ＡＧ−１５、
ｐ ４５５ （１９７９） Ｃ記載されている。
なお、第４図ミニおいて、ソ・−ス１及びドレイン２は
超伝導電極でなり、５が半導体中を超伝導電流が流れる
チャネル部、４は半導体基板、５は４と逆の伝導型を持
つ半導体層、６は接合位置、７は空乏層の先端、８はゲ
ート電極である。
超伝導電極でなり、５が半導体中を超伝導電流が流れる
チャネル部、４は半導体基板、５は４と逆の伝導型を持
つ半導体層、６は接合位置、７は空乏層の先端、８はゲ
ート電極である。
しかし、上記文献では、超伝導電流及びその制ツク・コ
ンタクト作成技術（特願昭５９−１６４１１６号）を用
いて、ｐ−１ｎＡｚ上の表面反転層又はル型エピタキシ
ャル層をチャネルとして用いた超伝導素子で超伝導電流
を得、第４図と同様の三端子的制御を行なった例でも、
超伝導電流の制御は困難であった。この原因は、ソース
１．又は、ドレイン２部下での接合部でリーク電流が流
れてしまうために、チャネル部で有効（二空乏層巾の制
御ができないためであることがわかった。
ンタクト作成技術（特願昭５９−１６４１１６号）を用
いて、ｐ−１ｎＡｚ上の表面反転層又はル型エピタキシ
ャル層をチャネルとして用いた超伝導素子で超伝導電流
を得、第４図と同様の三端子的制御を行なった例でも、
超伝導電流の制御は困難であった。この原因は、ソース
１．又は、ドレイン２部下での接合部でリーク電流が流
れてしまうために、チャネル部で有効（二空乏層巾の制
御ができないためであることがわかった。
本発明はこれらの欠点を除去したもので、゛ソースおよ
びドレイン用の超伝導電極部籠；おけるｐ −外接合深
さくチャネル用半導体層の厚さ）をチャネル部のそれよ
りも厚くすることによりリーク電流をなくシ、有効にチ
ャネル部における空乏層巾を増減し、超伝導電流を制御
するものである。 ”〔実施例〕 ＄１図は本発明の一実施例である。４は半導体基板、５
はエピタキシャル層或いはイオン打込み層などで′なす
る基板とは逆の伝導型を持つ半導体層であ′る。１及び
２は超伝導電極からなるソースおよびドレイン、その間
隔ｌが半導体中に超伝導電流が流□れ′るチャ”ネル部
（チャネル層厚本実施例では、このチャネル部に当る半
導体層５の一部を厚さｄだけ薄くしてエツ≠ングした半
導体層（堀込み）９を形成する。この方法としてはソー
ス、ドレイン電極１及び−２を形成後、ソース、ドレイ
ン電極１及び２をそのままマスクとして用い半導゛体層
５をエツチングすれば容易Ｃ：所望の素子構造が作製で
きる。例えばソース、ドレイン電極１′”及び２として
、Ｎｂを用い半導体としてｌ５Ａｓを用いた場合、Ｈ，
Ｓｏ、 −ＨｌＯ，−ＨｌＯ系エツチング液を使えば、
Ｎｆｉ電極はなんら損傷はなくマスクとして作用し、第
１図の素子が作製できる。この素子Ｃ二基板側からゲー
ト遊電極８を設け、ソース文はドレインＣ二対し電圧を
印加することによりｐ−ｔｂ接合６の空乏層の先端７の
位置を前後させる。そうすれば、実際のチャネル層３の
厚みが制御でき、ここを流れる電流が制御できるが、こ
の時ソース、ドレイン部では、チャネル部に比べ半導体
層が厚いため、リーク電流を少なくすることができ、有
効Ｃ；チャネル層３の厚みを制御できる。
びドレイン用の超伝導電極部籠；おけるｐ −外接合深
さくチャネル用半導体層の厚さ）をチャネル部のそれよ
りも厚くすることによりリーク電流をなくシ、有効にチ
ャネル部における空乏層巾を増減し、超伝導電流を制御
するものである。 ”〔実施例〕 ＄１図は本発明の一実施例である。４は半導体基板、５
はエピタキシャル層或いはイオン打込み層などで′なす
る基板とは逆の伝導型を持つ半導体層であ′る。１及び
２は超伝導電極からなるソースおよびドレイン、その間
隔ｌが半導体中に超伝導電流が流□れ′るチャ”ネル部
（チャネル層厚本実施例では、このチャネル部に当る半
導体層５の一部を厚さｄだけ薄くしてエツ≠ングした半
導体層（堀込み）９を形成する。この方法としてはソー
ス、ドレイン電極１及び−２を形成後、ソース、ドレイ
ン電極１及び２をそのままマスクとして用い半導゛体層
５をエツチングすれば容易Ｃ：所望の素子構造が作製で
きる。例えばソース、ドレイン電極１′”及び２として
、Ｎｂを用い半導体としてｌ５Ａｓを用いた場合、Ｈ，
Ｓｏ、 −ＨｌＯ，−ＨｌＯ系エツチング液を使えば、
Ｎｆｉ電極はなんら損傷はなくマスクとして作用し、第
１図の素子が作製できる。この素子Ｃ二基板側からゲー
ト遊電極８を設け、ソース文はドレインＣ二対し電圧を
印加することによりｐ−ｔｂ接合６の空乏層の先端７の
位置を前後させる。そうすれば、実際のチャネル層３の
厚みが制御でき、ここを流れる電流が制御できるが、こ
の時ソース、ドレイン部では、チャネル部に比べ半導体
層が厚いため、リーク電流を少なくすることができ、有
効Ｃ；チャネル層３の厚みを制御できる。
さらに詳しく説明すると、有効にチャネル層３の厚みを
制御するためには、空乏層の先端７は半導体層５の表面
位置（このときチャネル層厚＝０）まで移動させる必要
があるが、第２図の従来構造ではソースおよびドレイン
部でのチャネル層厚も０となるため、基板半導体からｐ
−ｎ接合６を通って流れる電流確率（接合のブレークダ
ワン電流など）は非常に大きくなる。例えば半導体表面
上の欠陥や上部半導体層の厚みの不均一があり一部にリ
ーク電流が生じるとＰ−ル接合６には電界はもはや印加
できなくなる。ところが第１図の如く。
制御するためには、空乏層の先端７は半導体層５の表面
位置（このときチャネル層厚＝０）まで移動させる必要
があるが、第２図の従来構造ではソースおよびドレイン
部でのチャネル層厚も０となるため、基板半導体からｐ
−ｎ接合６を通って流れる電流確率（接合のブレークダ
ワン電流など）は非常に大きくなる。例えば半導体表面
上の欠陥や上部半導体層の厚みの不均一があり一部にリ
ーク電流が生じるとＰ−ル接合６には電界はもはや印加
できなくなる。ところが第１図の如く。
ソース、ドレイン部でもチャネル層厚をチャネル部に比
べて厚くしてあれば、チャネル部に°おけるチャネル層
厚が０となった時点ｉ：おいてもソース。
べて厚くしてあれば、チャネル部に°おけるチャネル層
厚が０となった時点ｉ：おいてもソース。
ドレイン部でのチャネル層厚は有限であるためこの場合
でもリーク電流は非常に少ない。従って上部半導体層５
の厚みの不均一などがあっても、リーク電流をなくし、
有効（ニチャネル層厚を制御することができる。
でもリーク電流は非常に少ない。従って上部半導体層５
の厚みの不均一などがあっても、リーク電流をなくし、
有効（ニチャネル層厚を制御することができる。
なお半導体層としてＩｎＡｚｆ用いた場合、ＩｎＡｚ表
面はル型の高濃度層（Ｐ型１ｎＡｚの場合はル型表面反
転層）が出来ているため、本発明を適用すると特（；意
義がある。即ちＩｎＡｚでは文献Ｊ、Ｔ／ａｃ。
面はル型の高濃度層（Ｐ型１ｎＡｚの場合はル型表面反
転層）が出来ているため、本発明を適用すると特（；意
義がある。即ちＩｎＡｚでは文献Ｊ、Ｔ／ａｃ。
Ｓｃｉ、Ｔｇｃｈ、１５ ｐ １５６２ （１９７８）
響；記載されている如く、表面（：電極がある場合とな
い場合で、実際の表面キャリア濃度は異り、電極のある
場合の方がキャリアａ度は大きい。従って、ＩルＡＪＰ
（二従来型を適用した場合、空乏層先端７かｆｉｌｆｉ
ｌ二近づいた時ソース及びドレイン電橋１，２が付され
ている部分でより大きなリーク電流を与えること（二な
るからである。
響；記載されている如く、表面（：電極がある場合とな
い場合で、実際の表面キャリア濃度は異り、電極のある
場合の方がキャリアａ度は大きい。従って、ＩルＡＪＰ
（二従来型を適用した場合、空乏層先端７かｆｉｌｆｉ
ｌ二近づいた時ソース及びドレイン電橋１，２が付され
ている部分でより大きなリーク電流を与えること（二な
るからである。
尚本実施例ではゲート用半導体を半導体基板、ゲート電
Ｍｉｔ基板裏面に設けたもので説明したが、ゲート用半
導体を埋込み層とし、ゲート電極２表面側から設けたも
のでも可能である。すなわち、第２図（二示すようＣ；
高抵抗層ＩＣ１二低抵抗な埋′込み層であるゲート用半
導体４を形成し、該ゲート用半導体４ Ｃ表面側からゲ
ート電極を接続するようシーしても良い。
Ｍｉｔ基板裏面に設けたもので説明したが、ゲート用半
導体を埋込み層とし、ゲート電極２表面側から設けたも
のでも可能である。すなわち、第２図（二示すようＣ；
高抵抗層ＩＣ１二低抵抗な埋′込み層であるゲート用半
導体４を形成し、該ゲート用半導体４ Ｃ表面側からゲ
ート電極を接続するようシーしても良い。
また、さらＩ：池の本発明の実施例を第３図に示してい
る。これはｇ！１１１図のようＣ二堀込み９でチャネル
部３′４ｆ薄くする代りに、半導体表面は平坦（ニして
接合６を凸状（：形成することにより、ソース。
る。これはｇ！１１１図のようＣ二堀込み９でチャネル
部３′４ｆ薄くする代りに、半導体表面は平坦（ニして
接合６を凸状（：形成することにより、ソース。
ドレイン部のチャネル用半導体層５をチャネル部て゛の
半導体層より厚く形成したものであり、その他は第１図
と同様である。
半導体層より厚く形成したものであり、その他は第１図
と同様である。
なお１以上の各実施例ではＰ−？＆接合は・１・つであ
ったが、半導体層をｐ−ｒｂ−ｐまたはａ−ｐ−ル等と
多層に形成しても良い。
ったが、半導体層をｐ−ｒｂ−ｐまたはａ−ｐ−ル等と
多層に形成しても良い。
以上説明したよう１：１本発明によればソース及びドレ
イン部でのチャネル用半導体層をチャネル部のそれより
も厚くするため、下方からの空乏層巾の伸縮に対して、
ソース及びトンイン部でのリーク電流を増大させること
なく、テヤネヤ部でのチャネル厚を制御し、超伝導電流
を制御することを可能とする半導体結合接合超伝導三端
子素子を提供することができる。
イン部でのチャネル用半導体層をチャネル部のそれより
も厚くするため、下方からの空乏層巾の伸縮に対して、
ソース及びトンイン部でのリーク電流を増大させること
なく、テヤネヤ部でのチャネル厚を制御し、超伝導電流
を制御することを可能とする半導体結合接合超伝導三端
子素子を提供することができる。
第１図〜第３図はそれぞれ本発明の第１〜第５の実施例
における半導体結合接合型超伝導三端子素子の断面図。 第４図は従来の半導体結合接合型超伝導三端子素子の断
面図。 １及び２は（超伝導電極でなる）ソースおよびドレイン
（電極）、３が（半導体中を超伝導電流が流れる）チャ
ネル部（層）、４は半導体基板（ゲート用半導体）、５
は４と逆の伝導型をもつ半導体層、６は接合（位置）、
７は空乏層の先端、８はゲート電極、９はエツチングし
た半導体層（堀込み）、１０は高抵抗層
における半導体結合接合型超伝導三端子素子の断面図。 第４図は従来の半導体結合接合型超伝導三端子素子の断
面図。 １及び２は（超伝導電極でなる）ソースおよびドレイン
（電極）、３が（半導体中を超伝導電流が流れる）チャ
ネル部（層）、４は半導体基板（ゲート用半導体）、５
は４と逆の伝導型をもつ半導体層、６は接合（位置）、
７は空乏層の先端、８はゲート電極、９はエツチングし
た半導体層（堀込み）、１０は高抵抗層
Claims (2)
- （１）半導体をチャネル部に持ち、かつｐ−ｎ接合の空
乏層巾の伸縮により有効なチャネル層の厚さを制御し、
超伝導電流を制御する半導体結合接合型超伝導三端子素
子において、 少なくとも１つの該ｐ−ｎ接合が半導体の主面下に備え
られ、 さらに、該半導体の主面にソース及びドレイン用の第１
及び第２の超伝導電極が備えられ、該第１及び第２の超
伝導電極部でのチャネル用半導体層の厚さは、該両超伝
導電極部間のチャネル部における厚さより厚く形成され
ていることを特徴とする超伝導三端子素子。 - （２）半導体基板上に、その１主面に沿つて少なくとも
１つのｐ−ｎ接合を形成し、さらに該三面にソース及び
ドレイン用の第１及び第２の超伝導電極を形成し、 その後、該第１及び第２の超伝導電極をマスクに用いて
半導体層を除去して該第１及び第２の超伝導電極部間の
チャネル部の厚みを薄くすることを特徴とする超伝導三
端子素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280749A JPS61158187A (ja) | 1984-12-28 | 1984-12-28 | 超伝導三端子素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280749A JPS61158187A (ja) | 1984-12-28 | 1984-12-28 | 超伝導三端子素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158187A true JPS61158187A (ja) | 1986-07-17 |
Family
ID=17629416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59280749A Pending JPS61158187A (ja) | 1984-12-28 | 1984-12-28 | 超伝導三端子素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453476A (en) * | 1987-08-24 | 1989-03-01 | Nippon Telegraph & Telephone | Superconducting three-terminal element and manufacture thereof |
| US5126315A (en) * | 1987-02-27 | 1992-06-30 | Hitachi, Ltd. | High tc superconducting device with weak link between two superconducting electrodes |
| JP2005294782A (ja) * | 2004-03-31 | 2005-10-20 | Takeshi Awaji | 半導体超伝導素子 |
-
1984
- 1984-12-28 JP JP59280749A patent/JPS61158187A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126315A (en) * | 1987-02-27 | 1992-06-30 | Hitachi, Ltd. | High tc superconducting device with weak link between two superconducting electrodes |
| US5552375A (en) * | 1987-02-27 | 1996-09-03 | Hitachi, Ltd. | Method for forming high Tc superconducting devices |
| US6069369A (en) * | 1987-02-27 | 2000-05-30 | Hitachi, Ltd. | Superconducting device |
| JPS6453476A (en) * | 1987-08-24 | 1989-03-01 | Nippon Telegraph & Telephone | Superconducting three-terminal element and manufacture thereof |
| JP2005294782A (ja) * | 2004-03-31 | 2005-10-20 | Takeshi Awaji | 半導体超伝導素子 |
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