JPS61150351A - Icパツケ−ジ - Google Patents

Icパツケ−ジ

Info

Publication number
JPS61150351A
JPS61150351A JP59272132A JP27213284A JPS61150351A JP S61150351 A JPS61150351 A JP S61150351A JP 59272132 A JP59272132 A JP 59272132A JP 27213284 A JP27213284 A JP 27213284A JP S61150351 A JPS61150351 A JP S61150351A
Authority
JP
Japan
Prior art keywords
lid
glass
glass layer
substrate
thermal expansion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59272132A
Other languages
English (en)
Inventor
Kazuo Anzai
安斎 和雄
Hiroshi Imagawa
今川 宏
Nobuo Iwase
岩瀬 暢男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP59272132A priority Critical patent/JPS61150351A/ja
Publication of JPS61150351A publication Critical patent/JPS61150351A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/06Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の技術分野] 未発明はICパッケージに関し、更に詳しくは、放熱性
が優れ、気密性も良好で、高信頼性に富む構造のICパ
ッケージに関する。
[発明の技術的背景とその問題点] IC/<ッケージは概ね第4図に示したような構造をし
ている。第4図は従来のICパッケージの一部切欠断面
図である。図で、■はセラミックス製の基板で通常は酸
化アルミニウムで構成されている。2は、基板lの中央
部に搭載されたICCツレトで、該lにヘツレトには金
又はアルミニウム線3を介してコへ−ル、鉄−ニッケル
42合金から成るリードフレーム4が接続されている。
5は蓋部で通常基板lと同様に酸化アルミニウムで構成
されている。基板lと蓋部5とは、融点400〜500
℃の低融点シールガラス6によって接着されて全体とし
て密封構造が形成されている。
現在、このシールガラスとしては、常温から作業温度(
通常、 400〜480℃)までの熱膨張係数が平均値
で60〜70X 10−’ / ℃のものが多用されて
いる。
一方、ICは年々高集積化の道をたどっているか、それ
に応じて単位面積当りの消費電力は急増しており、した
がって、ICからの発熱量も急増しているのでそれを有
効に放散することが重要になってきている。
このような事態の中で、従来のICパッケージの基板と
して多用されていた酸化アルミニウム製の基板の場合は
、その熱伝導性が悪<、ICから発生する上記した急増
する熱量の有効な放散が困難になっている。
このようなことから、基板に必要とされる電気特性も酸
化アルミニウムに近似しており、かつ熱伝導性が優れて
いるという点で、近時、窒化アルミニウムの基板への適
用が注目を集めている。
この窒化アルミニウムは、その熱膨張係数が室温から2
00℃までの平均値で約3.9X 104 / ’0と
半導体シリコン単結晶のそれに近似している。
したがって、この材料を基板に適用した場合、熱疲労に
対して耐性を有し、かつ、熱放散性も優れているので、
高信頼性のICパッケージを得ることができるものと考
えられる。
しかしながら、この窒化アルミニウムを基板としたIC
パッケージにおいては、次のような問題が実用1生じて
いる。
すなわち、基板と蓋部とを従来使用されていたシールガ
ラスで接着したのち全体を室温に戻す際に、窒化アルミ
ニウムとシールガラスとの接着界面で該ガラスに多数の
クラックが発生して、両者間の接着強度が低下するのみ
ならず、なによりもICパッケージの気密性が破れてし
まうということである。
[発明の目的J 本発明は、窒化アルミニウムを基板としたときに発生し
ていた上記問題を解消した新規構造のrcハ、ンケージ
の提供を目的とする。
[発明の概要] 本発明者らは、窒化アルミニウムを基板としたときの上
記問題の発生に関し鋭意研究を重ねた結果、上記現象は
基板とシールガラスとの間の熱膨張係数の相違に基づく
、熱応力の発生に原因を有するとの事実を見出した。し
たがって、基板と蓋部との間を熱膨張係数が少しずつ異
なる複数のシールガラスで封着すれば、全体の熱応力は
緩和されてクラック発生が抑制されるとのH?f!4を
得、本発明のICパッケージを開発するに到った。
すなわち、本発明のICパッケージは、実質的に窒化ア
ルミニウムから成るセラミックス製の基板とが該基板の
周縁部に周設された熱膨張係数の異なる複数層のシール
ガラス層と;該シールガラス層の上に固着されたセラミ
ックス製の蓋部と;から成り、内部にICペッレトを包
蔵していることを特徴とする。
本発明のICパッケージは、窒化アルミニウムの焼結体
である基板と蓋部とを後述する複数層のシールガラス層
で気密に密封した構造を有する。
ここで、シールガラス層の層の数は、このカラス層に固
着される蓋部の材質との関係や基板又は蓋部とこれから
シールカラスとの封着作業時における作業温度によって
規制を受ける。しかしながら、あまり多数の層を重ね合
わせることは、その作業が煩雑になるので好ましくなく
、通常は、2層構造又は3層構造であることが好ましい
例えば、蓋部が従来から使用されている酸化アルミニウ
ム製の場合には、シールガラス層は2層構造であること
が好ましく、また蓋部が窒化アルミニウム製の場合のシ
ールガラス層は3層構造であることが好ましい、シール
ガラス層が二層構造の場合と3層構造の場合とをそれぞ
れ第1図、第2図に例示する。
第1図、第2図で1はいずれも窒化アルミニウム製の基
板、2はICペッレト、3は金又はアルミニウム線、4
はリードフレーム、5は蓋部である。第1図の蓋部5は
酸化アルミニウム、第2図のそれは窒化アルミニウムで
ある。
まず2第1図において、シールガラス層は第1層6aと
第2層6bとから構成される。
第1層のガラス層6aは通常550〜750℃の作業温
度で基板1の周縁部にいわば土堤状に盛りあげて周設さ
れる。この第1層を形成するガラスとしては 常温から
上記作業温度までの熱膨張係数の平均値が35〜52X
 10−’ / ”Cであるようなガ −ラスが好適で
ある。具体的には、Zn060〜65重量%、B2O2
20〜25重量%、5i02 10〜15重量%。
アルカリ含有1100pp11以下であるようなガラス
を例示することができる。
ついで、上記第1層のガラス層6aの上に第2層のガラ
ス層6bが形成される。このときリードフレーム4が同
時に設置される。このときの作業温度は通常400〜4
80℃である。そして用いるガラスとしては、常温から
上記作業温度までの熱膨張係数の平均値が55〜?OX
 10−’ / ”Cであるようなガラスが好適である
。具体的には、Pb073〜80重量%、ZnO3〜6
重量%、8203 12〜20重量%のガラスに低膨張
フィラー(β−ユークリプタイト又はチタン酸鉛等)を
加えたものなどを例示することができる。
最後に、基板中央部にICペレント2を搭載し、リード
フレーム4との間を金又はアルミニウム線で接続したの
ち、第2層のガラス層6bの上に蓋部5を載置し、全体
を400〜480℃の作業温度に加熱して封着する。
第2図のシールガラス層は第1層6a、第2層6b、第
3層6a’から構成されている。蓋部5は窒化アルミニ
ウム製である。この場合は、ff51層6a、第3層6
a’は同一のガラスであってよい。また、蓋部を封着す
る際には、第2層のガラス層6bを第1図に示した方法
で形成し、しかるのちに、予め第3層のガラス層6a’
 を形成した蓋部5を上記ガラス層6bの上にかぶせて
から加熱することが好ましい。
第3図は、基板l、蓋部5の略中央部に対向して所定の
凹みを形成した場合のパッケージである。このような構
造にすると、ICペンレト2の搭載空間が広くなり、そ
の結果、シールガラス層の厚みを第1図、第2図の場合
に比べてより薄くできガラス使用量の節減に資する効果
が得られて有用である。
[発明の実施例] 実施例1 窒化アルミニウム基板の周縁に、常温から400°Cま
での熱膨張係数の平均値が42X 10−’ / ’C
!のZnO−8203−Si02系ガラスを作業温度7
20℃で融着せしめた(t515の形成)、ついで、コ
バールのリードフレームを固定するために、上記ガラス
層の上に常温から300℃までの熱膨張係数の平均値が
65×10−7/℃のPbO−8203−ZnO系ガラ
スの層を形成した(第2層の形成)、基板中央部にIC
ベレットを搭載し、金線でリードフレームと接続した。
窒化アルミニウム製の蓋部の周縁に、基板に第1層のガ
ラス層を形成したときと同一の条件で第3層のガラス層
を形成した。得られた蓋部を第2層のガラス層の上に載
置し、全体を420℃の温度に加熱して封着してICパ
ッケージとした。
これら 100個を室温まで冷却したが、いずれもシー
ルガラス層にワレ、クラック等は発生しなかった。
実施例2 第3図に例示したように、中央部に凹みを有する窒化ア
ルミニウム製の基板に、実施例1とr61様にして第1
iのガラス層を形成し、つづいて実施例1と同様にして
第2Mのガラス層を形成した。
つぎに、同じく中央部に凹みを有する酸化アルミニウム
製の蓋部の周縁に上記第2層に用いたカラスを焼きつけ
たのち、それを第2層のガラス層の上にかぶせ、全体を
420℃に加熱して密封した。得られたICパッケージ
 100個を室温にまで冷却したところシールガラス層
にワレ、クラック等は発生しなかった。
なお、第1層のガラス層だけでシールガラスを形成した
場合には、室温までの冷却温度で 100個中20個が
シールガラス層にワレやクラックを発生した。
[発明の効果] 以1.の説明で191らかなように、/に発明のICパ
ッケージは、基板(又は蓋部)が熱伝導性に富む窒化ア
ルミニウムであり、シールガラス層にもワレ、り・ンラ
ク等が生じないので気密性にも富み、 ICの高集積化
、高密度化、高電力化のすう勢に伴なう発熱量の増加を
有効に放散することができ高信頼性に資すること大であ
る。
【図面の簡単な説明】
第1[ffl〜第3図はいずれも本発明のICパッケー
ジの一部切欠断面図であり、第4図は従来のICパッケ
ージの一部切欠断面図である。 工・・・・・・・・・窒化アルミニウムの基板2・・・
・・・・・・ICペッレト 3・・・・・・・・・金又はアルミニウム線4・・・・
・・・・・リードフレーム 5・・・・・・・・・蓋部

Claims (1)

  1. 【特許請求の範囲】 1、実質的に窒化アルミニウムから成るセラミックス製
    の基板と;該基板の周縁部に周設された熱膨張係数の異
    なる複数層のシールガラス層と;該シールガラス層の上
    に固着されたセラミックス製の蓋部と;から成り、内部
    にICペレットを包蔵していることを特徴とするICパ
    ッケージ。 2、該シールガラス層が2層構造である特許請求の範囲
    第1項記載のICパッケージ。 3、該蓋部が、純度80%以上の酸化アルミニウムから
    成る特許請求の範囲第1項記載のICパッケージ。 4、該シールガラス層のうち、該基板に直接周設された
    第1層のガラス層の熱膨張係数は、常温から作業温度ま
    での平均値で35〜52×10^−^7/℃であり、つ
    づく第2層のガラス層の熱膨張係数は常温から480℃
    以下の作業温度までの平均値で55〜70×10^−^
    7/℃である特許請求の範囲第1〜第3項のいずれかに
    記載のICパッケージ。 5、該蓋部が実質的に窒化アルミニウムから成り、該シ
    ールガラス層が3層構造である特許請求の範囲第1項記
    載のICパッケージ。 6、該蓋部が固着される第3層のシールガラス層の熱膨
    張係数は、常温から作業温度までの平均値で35〜52
    ×10^−^7/℃である特許請求の範囲第1項又は第
    5項記載のICパッケージ。 7、該ICペレットの接続されるリードフレームが、コ
    バール又は鉄−ニッケル42合金から成る特許請求の範
    囲第1項〜第6項のいずれかに記載のICパッケージ。 8、該基板の中央部には、ICペレット載置用の凹みが
    形成されている特許請求の範囲第1項〜第7項のいずれ
    かに記載のICパッケージ。 9、該蓋部の中央部の、該基板の凹みに対応する位置に
    凹みが形成されている特許請求の範囲第1項〜第8項の
    いずれかに記載のICパッケージ。
JP59272132A 1984-12-25 1984-12-25 Icパツケ−ジ Pending JPS61150351A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59272132A JPS61150351A (ja) 1984-12-25 1984-12-25 Icパツケ−ジ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59272132A JPS61150351A (ja) 1984-12-25 1984-12-25 Icパツケ−ジ

Publications (1)

Publication Number Publication Date
JPS61150351A true JPS61150351A (ja) 1986-07-09

Family

ID=17509536

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59272132A Pending JPS61150351A (ja) 1984-12-25 1984-12-25 Icパツケ−ジ

Country Status (1)

Country Link
JP (1) JPS61150351A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193157A (ja) * 1986-02-08 1987-08-25 ロ−ベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング パワー素子パッケージ
EP0304142A2 (en) * 1987-08-05 1989-02-22 Director General, Agency of Industrial Science and Technology Package for semiconductor element
JPH02174144A (ja) * 1988-12-26 1990-07-05 Sumitomo Electric Ind Ltd 半導体装置用パッケージ
US5087964A (en) * 1989-10-31 1992-02-11 Mitsubishi Denki Kabushiki Kaisha Package for a light-responsive semiconductor chip

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193157A (ja) * 1986-02-08 1987-08-25 ロ−ベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング パワー素子パッケージ
JPH0519984B2 (ja) * 1986-02-08 1993-03-18 Bosch Gmbh Robert
EP0304142A2 (en) * 1987-08-05 1989-02-22 Director General, Agency of Industrial Science and Technology Package for semiconductor element
JPH02174144A (ja) * 1988-12-26 1990-07-05 Sumitomo Electric Ind Ltd 半導体装置用パッケージ
US5159432A (en) * 1988-12-26 1992-10-27 Sumitomo Electric Industries, Ltd. Semiconductor device package having improved sealing at the aluminum nitride substrate/low melting point glass interface
US5087964A (en) * 1989-10-31 1992-02-11 Mitsubishi Denki Kabushiki Kaisha Package for a light-responsive semiconductor chip

Similar Documents

Publication Publication Date Title
CA1200923A (en) Semiconductor packages
US4764804A (en) Semiconductor device and process for producing the same
US7352045B2 (en) Adhesion and/or encapsulation of silicon carbide-based semiconductor devices on ceramic substrates
EP0211618B1 (en) Integrated circuit package
WO1988007761A1 (en) Metal packages having improved thermal dissipation
JPH0363824B2 (ja)
JPS62291052A (ja) 気密封止形パッケージ
JPS61150351A (ja) Icパツケ−ジ
JPS59134852A (ja) 集積回路パツケ−ジ
JPH0337308B2 (ja)
JP2001326002A (ja) 気密端子
JPS63252457A (ja) 半導体整流素子
JPS59231839A (ja) 半導体装置
JPS6366063B2 (ja)
JPS62285456A (ja) ガラス封止型半導体装置用リ−ドフレ−ム
JP3335657B2 (ja) 半導体パッケージ
JPS5952853A (ja) 半導体装置
JPH0525182B2 (ja)
JPS6334962A (ja) パツケ−ジ構造体
JP2545401Y2 (ja) 半導体素子収納用パッケージ
TWI299532B (en) Die package and method for packaging the same
KR0138301B1 (ko) 리드 온 칩(loc) 구조의 패키지
JPS6245154A (ja) セラミツクパツケ−ジ
JP2545400Y2 (ja) 半導体素子収納用パッケージ
JP2548964Y2 (ja) 半導体素子収納用パッケージ