JPS61148824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61148824A JPS61148824A JP59271164A JP27116484A JPS61148824A JP S61148824 A JPS61148824 A JP S61148824A JP 59271164 A JP59271164 A JP 59271164A JP 27116484 A JP27116484 A JP 27116484A JP S61148824 A JPS61148824 A JP S61148824A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229920005989 resin Polymers 0.000 claims abstract description 32
- 239000011347 resin Substances 0.000 claims abstract description 32
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000126 substance Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 4
- 238000007789 sealing Methods 0.000 abstract description 20
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 14
- 239000010408 film Substances 0.000 abstract description 11
- 230000007257 malfunction Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 6
- 239000000945 filler Substances 0.000 abstract description 4
- 239000010931 gold Substances 0.000 abstract description 4
- 229910052737 gold Inorganic materials 0.000 abstract description 4
- 230000001070 adhesive effect Effects 0.000 abstract 2
- 239000000853 adhesive Substances 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007738 vacuum evaporation Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 229920000052 poly(p-xylylene) Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- -1 polyparaxylylene Polymers 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229920000265 Polyparaphenylene Polymers 0.000 description 1
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000013013 elastic material Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48091—Arched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特に大規模集積回路(Large Scal
eIntegrated C1rcuit、以下LSI
と称呼す)のように、チップ寸法が大きくしかも配線寸
法が微細なため、チップに及ぼす封止樹脂の内部応力の
緩和ならびに耐湿特性の向上が特に求められる半導体装
置の製造方法に関し、特に該装置の樹脂封止方法に関す
るものである。
eIntegrated C1rcuit、以下LSI
と称呼す)のように、チップ寸法が大きくしかも配線寸
法が微細なため、チップに及ぼす封止樹脂の内部応力の
緩和ならびに耐湿特性の向上が特に求められる半導体装
置の製造方法に関し、特に該装置の樹脂封止方法に関す
るものである。
従来、半導体装置の製造方法は、半導体チップをリード
フレームに搭載し、チップの電極とリードフレームのリ
ード間を金線等で結線した後、該リードフレームを金型
にセットし樹脂封止していた。低集積度のI C(In
tegrated C1rcuit、以下ICと称呼す
)やチップの寸法の小さい個別半導体等では上記の内部
応力や耐湿特性は特に問題とならないが、LSIではA
l(アルミニウム)配線パターンが微細になるのに加え
て、チップ寸法が増大する結果、封止樹脂の硬化収縮に
よる内部 。
フレームに搭載し、チップの電極とリードフレームのリ
ード間を金線等で結線した後、該リードフレームを金型
にセットし樹脂封止していた。低集積度のI C(In
tegrated C1rcuit、以下ICと称呼す
)やチップの寸法の小さい個別半導体等では上記の内部
応力や耐湿特性は特に問題とならないが、LSIではA
l(アルミニウム)配線パターンが微細になるのに加え
て、チップ寸法が増大する結果、封止樹脂の硬化収縮に
よる内部 。
残溜応力が急増する結果、応力の集中するチップの周辺
の特にコーナ部では界面の剥離やチップの割れ、LSI
の誤動作や耐湿度特性の著しい低下等を生起する。
の特にコーナ部では界面の剥離やチップの割れ、LSI
の誤動作や耐湿度特性の著しい低下等を生起する。
以下、図を用いて従来例を詳細に説明する。第2図(a
) (b)及び第3図は従来のこのような目的の一つと
して実施されている例であり、■は保#YL膜、2は半
導体シリコンチップ、3はリードフレームのダイスパッ
ド、4a、4bは電極バンド、5 a +5bは金線、
5a、5bはリードフレームのり−ド(足)、7は封止
樹脂(範囲)、8はサポートリードである。第2図(a
) (blはウェハの製作段階で、チップ2の表面にポ
リイミドあるいはシリコン樹脂の保護膜1をスピンコー
タ等で一ミクロンから数十ミクロンの厚さに塗布したも
ので、該保護膜1の金線5a、5b等のリード線と結線
する電極パッド4a、4b及び個々のチップ2に切麟蓋
るストライブラインの部分はエツチング等により除去さ
れる。第3図は個々のチップをリードフレームのダイス
パッド3に搭載後、結線したのち樹脂封゛止する前にデ
ィスペンサーなどを用いていわゆるポツティング法によ
りエポキル樹脂等の保護膜1を塗布した例で、それぞれ
樹脂封止されている。
) (b)及び第3図は従来のこのような目的の一つと
して実施されている例であり、■は保#YL膜、2は半
導体シリコンチップ、3はリードフレームのダイスパッ
ド、4a、4bは電極バンド、5 a +5bは金線、
5a、5bはリードフレームのり−ド(足)、7は封止
樹脂(範囲)、8はサポートリードである。第2図(a
) (blはウェハの製作段階で、チップ2の表面にポ
リイミドあるいはシリコン樹脂の保護膜1をスピンコー
タ等で一ミクロンから数十ミクロンの厚さに塗布したも
ので、該保護膜1の金線5a、5b等のリード線と結線
する電極パッド4a、4b及び個々のチップ2に切麟蓋
るストライブラインの部分はエツチング等により除去さ
れる。第3図は個々のチップをリードフレームのダイス
パッド3に搭載後、結線したのち樹脂封゛止する前にデ
ィスペンサーなどを用いていわゆるポツティング法によ
りエポキル樹脂等の保護膜1を塗布した例で、それぞれ
樹脂封止されている。
但し、リードや金線は省略している)であり、矢1印A
はチップ2周辺に、矢印Bはダイスパッド3周辺に、封
止樹脂7の硬化収縮により生起する内部応力が発生する
状況を模式的に示したもので、チップ2やダイスパッド
3の特にそれらの角部に内部応力が集中していることは
明白である。
はチップ2周辺に、矢印Bはダイスパッド3周辺に、封
止樹脂7の硬化収縮により生起する内部応力が発生する
状況を模式的に示したもので、チップ2やダイスパッド
3の特にそれらの角部に内部応力が集中していることは
明白である。
し、かるに、従来例では特に断面方向に保護膜が無いた
め、この方向に作用する内部応力の緩和は全く期待でき
ず、チップの結晶軸に沿った割れや変更を防止できず、
あるいはこれらの原因となる内部応力の緩和がなされて
いないため生ずる特に上記角部の断面及び表面での著し
い応力集中が、チップ表面周辺部特に角部でチップ表面
と封止樹脂、チップ表面と保護膜あるいは保護膜と封止
樹脂の界面の剥離並びに剥離の発生による応力集中箇所
の移動等の現象の原因と推定される。特に剥離した隙間
へは封止樹脂あるいはリードフレームや金iの界面を通
過した水分、当然腐食性の不純物を含んでいるが、それ
が滞溜し、AN配線パターンやAn電極を腐食するなど
、耐湿特性9著しい低下や、一方局所的な応力の集中は
LSIの誤動作や金線の断線等を生起し、実用に供しう
る半導体装置となり得ないという問題点があった。
め、この方向に作用する内部応力の緩和は全く期待でき
ず、チップの結晶軸に沿った割れや変更を防止できず、
あるいはこれらの原因となる内部応力の緩和がなされて
いないため生ずる特に上記角部の断面及び表面での著し
い応力集中が、チップ表面周辺部特に角部でチップ表面
と封止樹脂、チップ表面と保護膜あるいは保護膜と封止
樹脂の界面の剥離並びに剥離の発生による応力集中箇所
の移動等の現象の原因と推定される。特に剥離した隙間
へは封止樹脂あるいはリードフレームや金iの界面を通
過した水分、当然腐食性の不純物を含んでいるが、それ
が滞溜し、AN配線パターンやAn電極を腐食するなど
、耐湿特性9著しい低下や、一方局所的な応力の集中は
LSIの誤動作や金線の断線等を生起し、実用に供しう
る半導体装置となり得ないという問題点があった。
この発明に係る半導体装置の製造方法は1.半導体チッ
プをリードフレームに搭載し結線した後、化学的あるい
は物理的*i*形成法により樹脂封止範囲内のリードフ
レーム、半導体チップの角部も含めた該チップ及び金線
等の全面に有機薄膜を形成し、その後これを樹脂封止し
たものである。
プをリードフレームに搭載し結線した後、化学的あるい
は物理的*i*形成法により樹脂封止範囲内のリードフ
レーム、半導体チップの角部も含めた該チップ及び金線
等の全面に有機薄膜を形成し、その後これを樹脂封止し
たものである。
(作用〕
この発明においては、半導体チップ、リードフレーム及
び両者間の結線材料等の表面に有機薄膜を形成して樹脂
封止したから、LSIの誤動作を・防止でき、また耐湿
特性を向上できる。
び両者間の結線材料等の表面に有機薄膜を形成して樹脂
封止したから、LSIの誤動作を・防止でき、また耐湿
特性を向上できる。
(実施例〕
以下、本発明の実施例を図について説明する1第1図(
a)Cb>はそれぞれ本発明の一実施例による半導体装
置の製造方法を説明するためのものであり、図において
、2は半導体シリコンチップ、3゜6はリードフレーム
、5は金線、9は有ISl薄膜、7は封止樹脂(範囲)
、8はダイスパッドのサポートリード、10a、10b
はリードフレーム零のアンカーホール、11はリードフ
レームの内部リード、12は外部リード、13はタイバ
ーである。
a)Cb>はそれぞれ本発明の一実施例による半導体装
置の製造方法を説明するためのものであり、図において
、2は半導体シリコンチップ、3゜6はリードフレーム
、5は金線、9は有ISl薄膜、7は封止樹脂(範囲)
、8はダイスパッドのサポートリード、10a、10b
はリードフレーム零のアンカーホール、11はリードフ
レームの内部リード、12は外部リード、13はタイバ
ーである。
第1図(a)においては、化学的あるいは物理的薄膜形
成技術を用いて、樹脂封止範囲内のリードフレーム3.
6、金線5及び半導体チップ2の全面に角部も含め均一
な膜厚で密着性に優れ、しかも純度の高い弾性体の有機
薄膜9を形成し、樹脂封止したもので、該有機薄膜9は
封止樹脂7のように充填剤、即ちフィラーを含まずかつ
純度、密着性も高いので耐湿特性の向上に著しく寄与す
るとともに、角部も含め全面に均一な膜厚で塗布できる
ので、特に角部の応力緩和効果が大きく、前述したLS
Iを樹脂封止した時の問題点であるLSIの誤動作防止
や耐湿特性の向上に著しい効果がある。
成技術を用いて、樹脂封止範囲内のリードフレーム3.
6、金線5及び半導体チップ2の全面に角部も含め均一
な膜厚で密着性に優れ、しかも純度の高い弾性体の有機
薄膜9を形成し、樹脂封止したもので、該有機薄膜9は
封止樹脂7のように充填剤、即ちフィラーを含まずかつ
純度、密着性も高いので耐湿特性の向上に著しく寄与す
るとともに、角部も含め全面に均一な膜厚で塗布できる
ので、特に角部の応力緩和効果が大きく、前述したLS
Iを樹脂封止した時の問題点であるLSIの誤動作防止
や耐湿特性の向上に著しい効果がある。
化学的あるいは物理的薄膜形成法については、例えばモ
ノマーが真空蒸着の過程で重合し被着体べ重合薄膜を形
成するポリパラキシリレンや種々のモノマーを減圧ある
いは常圧蒸着の過程でプラズマあるいは光(紫外線等)
を照射し重合させて被着体へ重合薄膜を形成させるいわ
ゆる化学的薄膜形成法(CV D ; Chemica
l Vapour Deposition)真空蒸着あ
るいは電子線やイオンビームを用いたスパッタリング等
の物理的薄膜形成法(PVD;Physical Va
pour Deposition)がある。
ノマーが真空蒸着の過程で重合し被着体べ重合薄膜を形
成するポリパラキシリレンや種々のモノマーを減圧ある
いは常圧蒸着の過程でプラズマあるいは光(紫外線等)
を照射し重合させて被着体へ重合薄膜を形成させるいわ
ゆる化学的薄膜形成法(CV D ; Chemica
l Vapour Deposition)真空蒸着あ
るいは電子線やイオンビームを用いたスパッタリング等
の物理的薄膜形成法(PVD;Physical Va
pour Deposition)がある。
なお、薄膜形成の範囲は、リードフレームの外部リード
12が樹脂封止後メッキ処理されるので、樹脂封止範囲
内にとどめた方が好ましい。なお、この場合でも第1図
(b)に示す樹脂封止範囲内に在るリードフレームのア
ンカーホール10a、10bの内面にも均一な薄膜が形
成されるので、アンカーホール内面の問題となる応力集
中が緩和され、封止樹脂のクラック(割れ)やリードと
の剥離が防止でき、金線(図示せず)の断線等の問題も
防止できる。なお、前述したように結線に用いられてい
る金線の界面及び樹脂封止範囲内のリードフレームの内
部リード11やダイスパッドのサポートリード8の界面
にも同様に耐湿性、密着性にすぐれた薄膜が形成されて
いるので、これらの界面に沿って侵入してくる水分の防
止にも有効に作用する。
12が樹脂封止後メッキ処理されるので、樹脂封止範囲
内にとどめた方が好ましい。なお、この場合でも第1図
(b)に示す樹脂封止範囲内に在るリードフレームのア
ンカーホール10a、10bの内面にも均一な薄膜が形
成されるので、アンカーホール内面の問題となる応力集
中が緩和され、封止樹脂のクラック(割れ)やリードと
の剥離が防止でき、金線(図示せず)の断線等の問題も
防止できる。なお、前述したように結線に用いられてい
る金線の界面及び樹脂封止範囲内のリードフレームの内
部リード11やダイスパッドのサポートリード8の界面
にも同様に耐湿性、密着性にすぐれた薄膜が形成されて
いるので、これらの界面に沿って侵入してくる水分の防
止にも有効に作用する。
また従来例の第3図においては、膜厚を薄くコントロー
ルして塗布することが困難なので、ヒートサイクルやヒ
ートショックを印加すると全線断という致命的な不良現
象が発生するが、本発明の場合このような問題も皆無と
なる。
ルして塗布することが困難なので、ヒートサイクルやヒ
ートショックを印加すると全線断という致命的な不良現
象が発生するが、本発明の場合このような問題も皆無と
なる。
以下においては、実施例を用いて本発明の作用効果を更
に具体的に説明する。
に具体的に説明する。
1施更1
第1図(alにおいて、所定の治具を用いてカバーし、
樹脂封止範囲のみ約30ミクロンの厚さのポリパラキシ
リレンの重合薄膜を形成後樹脂封止した。
樹脂封止範囲のみ約30ミクロンの厚さのポリパラキシ
リレンの重合薄膜を形成後樹脂封止した。
この半導体装置を、第2図(a) (b)に示すような
、チップ表面にポリイミド樹脂を同程度の厚みに塗布後
樹脂封止した半導体装置と一緒に121℃のPCT(プ
レッシャー・クツカー・テスト)で評価したところ、従
来の半導体装置は500時間前後から不良が発生したの
に対し、本発明の半導体装置は1.000時間を経過し
ても不良は発生しなかった。
、チップ表面にポリイミド樹脂を同程度の厚みに塗布後
樹脂封止した半導体装置と一緒に121℃のPCT(プ
レッシャー・クツカー・テスト)で評価したところ、従
来の半導体装置は500時間前後から不良が発生したの
に対し、本発明の半導体装置は1.000時間を経過し
ても不良は発生しなかった。
スII糺i
直接樹脂封止した場合、封止樹脂中に含まれる比較的粒
径の大きな充填剤の角がチップ表面の素゛子に点接触し
て発生すると考えられる局所的内部集中応力が原因と考
えられるLSIの誤動作が、実施例1の本発明の半導体
装置の場合認められなかった。
径の大きな充填剤の角がチップ表面の素゛子に点接触し
て発生すると考えられる局所的内部集中応力が原因と考
えられるLSIの誤動作が、実施例1の本発明の半導体
装置の場合認められなかった。
裏施皿主
セラミックパッケージのフタ付けする前の状態のものに
、pps <ポリパラフェニレンスルフィド)を真空蒸
着によりチップ表面等に堆積させ、約0.1ミクロンの
厚さの薄膜を形成させた。このように処理したものと処
理しないものを、充填剤を含有しない硬化収縮の大きい
液状透明樹脂を用いてポツティングした。ポツティング
樹脂を150℃で6時間硬化後室温に冷却したところ、
無処理のものはチップ周辺が剥離しているのに対し、本
発明のように処理したものは全く剥離は認められなかっ
た。
、pps <ポリパラフェニレンスルフィド)を真空蒸
着によりチップ表面等に堆積させ、約0.1ミクロンの
厚さの薄膜を形成させた。このように処理したものと処
理しないものを、充填剤を含有しない硬化収縮の大きい
液状透明樹脂を用いてポツティングした。ポツティング
樹脂を150℃で6時間硬化後室温に冷却したところ、
無処理のものはチップ周辺が剥離しているのに対し、本
発明のように処理したものは全く剥離は認められなかっ
た。
なお、本発明は形成する薄膜の純度を容易に高くするこ
とができるので、半導体装置のソフトエラーの原因とな
るα線の防止膜としても有効であるとともに、シリコン
チップ以外のガリウムヒ素(GaAs)チップのような
、化合物半導体装置の場合でも有効なことは言うまでも
ない。
とができるので、半導体装置のソフトエラーの原因とな
るα線の防止膜としても有効であるとともに、シリコン
チップ以外のガリウムヒ素(GaAs)チップのような
、化合物半導体装置の場合でも有効なことは言うまでも
ない。
以上のように、本発明では、半導体チップをリードフレ
ームに搭載し結線した後、化学的あるいは物理的薄膜形
成法により該チップ等の全体に均一な弾性を有する有機
薄膜を形成し、樹脂封止するようにしたので、樹脂封止
した半導体装置の内部応力の緩和に著しく有効であり、
半導体装置の誤動作防止、並びに耐湿特性の向上に大き
く寄与する新規な半導体装置の製造方法を得ることがで
きる効果がある。
ームに搭載し結線した後、化学的あるいは物理的薄膜形
成法により該チップ等の全体に均一な弾性を有する有機
薄膜を形成し、樹脂封止するようにしたので、樹脂封止
した半導体装置の内部応力の緩和に著しく有効であり、
半導体装置の誤動作防止、並びに耐湿特性の向上に大き
く寄与する新規な半導体装置の製造方法を得ることがで
きる効果がある。
第1図(a)は本発明の一実施例による半導体装置の製
造方法を説明するための断面図、第1図(b)はその平
面図、第2図+8) (b)はそれぞれ従来方法を説明
するための断面図及び平面図、第3図は他の従来方法を
説明するための断面図である。 2・・・半導体チップ、3,6・・・リードフレーム、
5・・・金線(結線材料)、10a、10b・・・アン
カーホール、11・・・内部リード、8・・・サポート
リード、9・・・有機薄膜、7・・・封止樹脂。 なお図中、同一符号は同−又は、相当部分を示す。
造方法を説明するための断面図、第1図(b)はその平
面図、第2図+8) (b)はそれぞれ従来方法を説明
するための断面図及び平面図、第3図は他の従来方法を
説明するための断面図である。 2・・・半導体チップ、3,6・・・リードフレーム、
5・・・金線(結線材料)、10a、10b・・・アン
カーホール、11・・・内部リード、8・・・サポート
リード、9・・・有機薄膜、7・・・封止樹脂。 なお図中、同一符号は同−又は、相当部分を示す。
Claims (1)
- (1)半導体チップをリードフレームに搭載しワイヤボ
ンディングした後、化学的あるいは物理的薄膜形成法を
用いて上記半導体チップ、リードフレーム及び両者間の
結線材料の表面に有機薄膜を形成し、その後これを樹脂
封止するようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59271164A JPS61148824A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59271164A JPS61148824A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61148824A true JPS61148824A (ja) | 1986-07-07 |
Family
ID=17496228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59271164A Pending JPS61148824A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61148824A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0355955A2 (en) * | 1988-07-25 | 1990-02-28 | Hitachi, Ltd. | Connection for semiconductor devices or integrated circuits by coated wires and method of manufacturing the same |
US5096851A (en) * | 1988-05-19 | 1992-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of packaging an electronic device using a common holder to carry the device in both a cvd and molding step |
US5451550A (en) * | 1991-02-20 | 1995-09-19 | Texas Instruments Incorporated | Method of laser CVD seal a die edge |
WO2006101270A1 (en) * | 2005-03-25 | 2006-09-28 | Fujifilm Corporation | Solid state imaging device and manufacturing method thereof |
JP2006303481A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Photo Film Co Ltd | 固体撮像装置の製造方法、及び固体撮像装置 |
CN111312666A (zh) * | 2018-12-11 | 2020-06-19 | 南茂科技股份有限公司 | 半导体封装结构 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5372570A (en) * | 1976-12-10 | 1978-06-28 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1984
- 1984-12-21 JP JP59271164A patent/JPS61148824A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0355955A3 (en) * | 1988-07-25 | 1991-12-27 | Hitachi, Ltd. | Connection for semiconductor devices or integrated circuits by coated wires and method of manufacturing the same |
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US8034652B2 (en) | 2005-03-25 | 2011-10-11 | Fujifilm Corporation | Solid state imaging device and manufacturing method thereof |
CN111312666A (zh) * | 2018-12-11 | 2020-06-19 | 南茂科技股份有限公司 | 半导体封装结构 |
CN111312666B (zh) * | 2018-12-11 | 2021-12-21 | 南茂科技股份有限公司 | 半导体封装结构 |
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