JPS61135248A - Ｃｍｉ符号クロツク抽出回路 - Google Patents
Ｃｍｉ符号クロツク抽出回路Info
- Publication number
- JPS61135248A JPS61135248A JP59257253A JP25725384A JPS61135248A JP S61135248 A JPS61135248 A JP S61135248A JP 59257253 A JP59257253 A JP 59257253A JP 25725384 A JP25725384 A JP 25725384A JP S61135248 A JPS61135248 A JP S61135248A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- cmi code
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＣＭＩ符号から論理処理のみで伝送ビットレイ
トのクロックを抽出する回路に関するものである。
トのクロックを抽出する回路に関するものである。
従来、ＣＭＩ符号からクロックを抽出する回路において
は、第３図に示すように、半周期の遅延回路１１と否定
回路１０と論理和回路９を用いて論理処理を行い、求め
ようとする伝送ビットレイトの周波数成分を抜き出して
クロックとするために、タンク回路１２、高周波回路に
おいてはさらに広域帯テンプ回路１３を通す大規模な回
路構成によりてい九。
は、第３図に示すように、半周期の遅延回路１１と否定
回路１０と論理和回路９を用いて論理処理を行い、求め
ようとする伝送ビットレイトの周波数成分を抜き出して
クロックとするために、タンク回路１２、高周波回路に
おいてはさらに広域帯テンプ回路１３を通す大規模な回
路構成によりてい九。
従来のＣＭＩ符号クロック抽出回路は論理処理の他にタ
ンク回路を持っていたために、低周波帯（数馳以下）で
はＬＣタンクの共振調整が必要となり、高周波帯（１０
０ＭＨｚ以上）では高周波でも高いＱが確保できる表面
弾性波フィルタと広帯域アンプ回路を用いなければなら
ず、回路規模が大きく調整が複雑であるという欠点をも
っていた。
ンク回路を持っていたために、低周波帯（数馳以下）で
はＬＣタンクの共振調整が必要となり、高周波帯（１０
０ＭＨｚ以上）では高周波でも高いＱが確保できる表面
弾性波フィルタと広帯域アンプ回路を用いなければなら
ず、回路規模が大きく調整が複雑であるという欠点をも
っていた。
本発明はＣＭＩ符号から論理処理のみで伝送ビットレイ
トのクロックを抽出することによって、簡易で小規模な
ＣＭＩ符号クロック抽出回路を提供することを目的とす
る。
トのクロックを抽出することによって、簡易で小規模な
ＣＭＩ符号クロック抽出回路を提供することを目的とす
る。
本発明のＣＭＩクロック抽出回路は、ＣＭＩ符号をその
２分の１周期だけ遅延させる第一の遅延回路と、前記Ｃ
ＭＩ符号と前記第一の遅延回路からの第一の出力信号と
の排他的論理和出力を得る手段と、前記排他的論理和出
力と前記第一の出力信号との論理積出力を得る手段と、
前記論理積出力をその１周期だけ遅延させる第二の遅延
回路と、前記第二の遅延回路からの出力信号と前記論理
積出力との論理和出力を得る手段と、前記論理和出力を
その１周期だけ遅延させる第三の遅延回路と、前記第三
の遅延回路からの出力信号と前記論理和出力との論理和
出力を得る手段とを有することを特徴とする。
２分の１周期だけ遅延させる第一の遅延回路と、前記Ｃ
ＭＩ符号と前記第一の遅延回路からの第一の出力信号と
の排他的論理和出力を得る手段と、前記排他的論理和出
力と前記第一の出力信号との論理積出力を得る手段と、
前記論理積出力をその１周期だけ遅延させる第二の遅延
回路と、前記第二の遅延回路からの出力信号と前記論理
積出力との論理和出力を得る手段と、前記論理和出力を
その１周期だけ遅延させる第三の遅延回路と、前記第三
の遅延回路からの出力信号と前記論理和出力との論理和
出力を得る手段とを有することを特徴とする。
第１図は本発明の実施例を示すブロック図、第２図はそ
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
ＣＭＩ擬似ランダムパターン信号１０１が第１図の入力
端子ＩＮへ入力した場合、入力信号１０１とこれを遅延
回路５によって遅延させた信号１０２が排他的論理和（
ＥＸ−ＯＲ）回路１へ入力し、その出力信号１０３は信
号１０１がハイ（Ｈ）レベルからロウ（Ｌ）レベルへ変
化したときと、ＬレベルからＨレベルへ変化し九ときＨ
レベルとなる。
端子ＩＮへ入力した場合、入力信号１０１とこれを遅延
回路５によって遅延させた信号１０２が排他的論理和（
ＥＸ−ＯＲ）回路１へ入力し、その出力信号１０３は信
号１０１がハイ（Ｈ）レベルからロウ（Ｌ）レベルへ変
化したときと、ＬレベルからＨレベルへ変化し九ときＨ
レベルとなる。
信号１０３と信号１０２を論理積（ＡＮＤ）回路２へ入
力すると、その出力信号１０４は信号１０１がＨレベル
からＬレベルへ変化したときのみＨレベルとなる。ここ
でＣＭＩ符号が２ビツトで１つの情報を示すことから情
報「１」をＨ−Ｈまたは、Ｌ−Ｌ、情報「０」をＬ−Ｈ
と対応させると、ＣＭＩ符号の特徴から入力信号１０１
には最低３情報ＶＣ１個のＨ−Ｌの組み合わせが存在し
て、信号１０４には最低３情報に１個のＨし、ベルが存
在する。信号１０４とこれを遅延回路７によって一周期
遅らせた信号を論理和（ＯＲ）回路３へ入力するとその
出力信号１０５には最低３情報に２個のＨレベルが存在
するようになる。信号１０５とこれを遅延回路８によっ
て一周期遅らせた信号をＯＲ回路４へ入力すると、その
出力信号１０６には最低３情報に３個のＨレベルが存在
するようになって論理処理のみでのＣＬＫ抽出が実現出
来るようになる。論理和回路６は、ＥＸ−ＯＲ回路１の
ゲート遅延時間を補正しているものでＥＸ−ＯＲ回路１
の入力と出力の信号の違いは位相のみである。
力すると、その出力信号１０４は信号１０１がＨレベル
からＬレベルへ変化したときのみＨレベルとなる。ここ
でＣＭＩ符号が２ビツトで１つの情報を示すことから情
報「１」をＨ−Ｈまたは、Ｌ−Ｌ、情報「０」をＬ−Ｈ
と対応させると、ＣＭＩ符号の特徴から入力信号１０１
には最低３情報ＶＣ１個のＨ−Ｌの組み合わせが存在し
て、信号１０４には最低３情報に１個のＨし、ベルが存
在する。信号１０４とこれを遅延回路７によって一周期
遅らせた信号を論理和（ＯＲ）回路３へ入力するとその
出力信号１０５には最低３情報に２個のＨレベルが存在
するようになる。信号１０５とこれを遅延回路８によっ
て一周期遅らせた信号をＯＲ回路４へ入力すると、その
出力信号１０６には最低３情報に３個のＨレベルが存在
するようになって論理処理のみでのＣＬＫ抽出が実現出
来るようになる。論理和回路６は、ＥＸ−ＯＲ回路１の
ゲート遅延時間を補正しているものでＥＸ−ＯＲ回路１
の入力と出力の信号の違いは位相のみである。
本発明によれば、論理処理のみの簡易な回路構成で実現
出来るＣＭＩ符号クロック抽出回路を提供することが出
来る。
出来るＣＭＩ符号クロック抽出回路を提供することが出
来る。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の実施例の動作を説明するためのタイムチャート、
第３図は従来例を示すブロック図である。
１図の実施例の動作を説明するためのタイムチャート、
第３図は従来例を示すブロック図である。
Claims (1)
- ＣＭＩ符号をその２分の１周期だけ遅延させる第一の遅
延回路と、前記ＣＭＩ符号と前記第一の遅延回路からの
第一の出力信号との排他的論理和出力を得る手段と、前
記排他的論理和出力と前記第一の出力信号との論理積出
力を得る手段と、前記論理積出力をその１周期だけ遅延
させる第二の遅延回路と、前記第二の遅延回路からの出
力信号と前記論理積出力との論理和出力を得る手段と、
前記論理和出力をその１周期だけ遅延させる第三の遅延
回路と、前記第三の遅延回路からの出力信号と前記論理
和出力との論理和出力を得る手段とを有することを特徴
とするＣＭＩクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257253A JPS61135248A (ja) | 1984-12-05 | 1984-12-05 | Ｃｍｉ符号クロツク抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257253A JPS61135248A (ja) | 1984-12-05 | 1984-12-05 | Ｃｍｉ符号クロツク抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135248A true JPS61135248A (ja) | 1986-06-23 |
Family
ID=17303813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257253A Pending JPS61135248A (ja) | 1984-12-05 | 1984-12-05 | Ｃｍｉ符号クロツク抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135248A (ja) |
-
1984
- 1984-12-05 JP JP59257253A patent/JPS61135248A/ja active Pending
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