JPH0738391A - ディジタル周波数逓倍回路 - Google Patents
ディジタル周波数逓倍回路Info
- Publication number
- JPH0738391A JPH0738391A JP20100293A JP20100293A JPH0738391A JP H0738391 A JPH0738391 A JP H0738391A JP 20100293 A JP20100293 A JP 20100293A JP 20100293 A JP20100293 A JP 20100293A JP H0738391 A JPH0738391 A JP H0738391A
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- JP
- Japan
- Prior art keywords
- signal
- reference clock
- clock signal
- circuit
- frequency
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 基準クロック信号の２倍の周波数をもちかつ
デューティ比５０％の信号を簡単に生成する。 【構成】 ハイブリッド２は入力端子１を介して入力さ
れた基準クロック信号から互いに９０°位相が異なる２
つの信号を生成し、それら２つの信号を排他的論理和回
路３に出力する。排他的論理和回路３はハイブリッド２
からの互いに９０°位相が異なる２つの信号の排他的論
理和をとり、基準クロック信号の２倍の周波数をもつ信
号を生成して出力端子４に出力する。
デューティ比５０％の信号を簡単に生成する。 【構成】 ハイブリッド２は入力端子１を介して入力さ
れた基準クロック信号から互いに９０°位相が異なる２
つの信号を生成し、それら２つの信号を排他的論理和回
路３に出力する。排他的論理和回路３はハイブリッド２
からの互いに９０°位相が異なる２つの信号の排他的論
理和をとり、基準クロック信号の２倍の周波数をもつ信
号を生成して出力端子４に出力する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル周波数逓倍回
路に関し、特に基準クロック信号に同期して信号処理を
行う同期式ディジタル回路に関する。
路に関し、特に基準クロック信号に同期して信号処理を
行う同期式ディジタル回路に関する。
【０００２】
【従来の技術】従来、この種の同期式ディジタル回路に
おいては、ある一定の周波数をもつ基準クロック信号が
与えられ、基準クロック信号の周波数よりも高い周波数
にて基準信号に同期した信号処理を行う必要がある場合
がある。
おいては、ある一定の周波数をもつ基準クロック信号が
与えられ、基準クロック信号の周波数よりも高い周波数
にて基準信号に同期した信号処理を行う必要がある場合
がある。
【０００３】この場合、図４及び図５に示すように、ま
ず入力端子１に入力した基準クロック信号を２方向に分
岐させ、一方の信号を遅延回路５で位相を遅らせる。こ
の位相を遅らせた信号と、基準クロック信号と同位相の
他方の信号との排他的論理和を排他的論理和回路３でと
ることで、基準クロック信号の２倍の周波数の信号が出
力端子４から出力される。
ず入力端子１に入力した基準クロック信号を２方向に分
岐させ、一方の信号を遅延回路５で位相を遅らせる。こ
の位相を遅らせた信号と、基準クロック信号と同位相の
他方の信号との排他的論理和を排他的論理和回路３でと
ることで、基準クロック信号の２倍の周波数の信号が出
力端子４から出力される。
【０００４】その出力端子４からの出力信号を用いて、
基準クロック信号の周波数よりも高い周波数にて基準信
号に同期した信号処理を行っている。尚、遅延回路５と
しては抵抗とコンデンサとによってローパスフィルタを
形成し、その時定数を利用して信号を遅らせるものと、
ゲートを多段接続し、それらゲートの伝搬遅延時間を利
用して信号を遅らせるものとがある。
基準クロック信号の周波数よりも高い周波数にて基準信
号に同期した信号処理を行っている。尚、遅延回路５と
しては抵抗とコンデンサとによってローパスフィルタを
形成し、その時定数を利用して信号を遅らせるものと、
ゲートを多段接続し、それらゲートの伝搬遅延時間を利
用して信号を遅らせるものとがある。
【０００５】
【発明が解決しようとする課題】上述した従来の同期式
ディジタル回路では、遅延回路を用いて基準クロック信
号の周波数よりも高い周波数の信号を生成している。こ
の方式の場合、出力信号として基準クロック信号の２倍
の周波数をもつ信号は容易に生成することができるが、
基準クロック信号の２倍の周波数をもち、デューティ比
５０％の信号を得るためには遅延回路による遅延量を入
力信号の周期の１／４、つまり９０°の位相遅れとなる
ように制御する必要がある。
ディジタル回路では、遅延回路を用いて基準クロック信
号の周波数よりも高い周波数の信号を生成している。こ
の方式の場合、出力信号として基準クロック信号の２倍
の周波数をもつ信号は容易に生成することができるが、
基準クロック信号の２倍の周波数をもち、デューティ比
５０％の信号を得るためには遅延回路による遅延量を入
力信号の周期の１／４、つまり９０°の位相遅れとなる
ように制御する必要がある。
【０００６】抵抗とコンデンサとを用いて遅延回路を構
成するものや、ゲートの伝搬遅延時間を利用したもので
は遅延量を正確に制御するために、論理回路の閾値を含
めた回路定数の詳細設計や調整が必要になる。
成するものや、ゲートの伝搬遅延時間を利用したもので
は遅延量を正確に制御するために、論理回路の閾値を含
めた回路定数の詳細設計や調整が必要になる。
【０００７】そこで、本発明の目的は上記問題点を解消
し、基準クロック信号の２倍の周波数をもちかつデュー
ティ比５０％の信号を簡単に生成することができるディ
ジタル周波数逓倍回路を提供することにある。
し、基準クロック信号の２倍の周波数をもちかつデュー
ティ比５０％の信号を簡単に生成することができるディ
ジタル周波数逓倍回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるディジタル
周波数逓倍回路は、基準クロック信号を基に互いに９０
°位相が異なる２つの信号を生成するハイブリッド回路
と、前記ハイブリッド回路で生成された前記２つの信号
の論理演算を行って前記基準クロック信号の２倍の周波
数を持つ信号を発生する論理演算手段とを備えている。
周波数逓倍回路は、基準クロック信号を基に互いに９０
°位相が異なる２つの信号を生成するハイブリッド回路
と、前記ハイブリッド回路で生成された前記２つの信号
の論理演算を行って前記基準クロック信号の２倍の周波
数を持つ信号を発生する論理演算手段とを備えている。
【０００９】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ハイブリッド２は入力端子
１を介して入力された基準クロック信号から互いに９０
°位相が異なる２つの信号を生成し、それら２つの信号
を排他的論理和回路３に出力する。
ック図である。図において、ハイブリッド２は入力端子
１を介して入力された基準クロック信号から互いに９０
°位相が異なる２つの信号を生成し、それら２つの信号
を排他的論理和回路３に出力する。
【００１１】排他的論理和回路３はハイブリッド２から
の互いに９０°位相が異なる２つの信号の排他的論理和
演算を行い、基準クロック信号の２倍の周波数をもつ信
号を生成して出力端子４に出力する。
の互いに９０°位相が異なる２つの信号の排他的論理和
演算を行い、基準クロック信号の２倍の周波数をもつ信
号を生成して出力端子４に出力する。
【００１２】図２は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
ムチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
【００１３】入力端子１から入力された基準クロック信
号はハイブリッド２によって基準クロック信号と周波数
及び位相が等しい信号と、基準クロック信号と周波数が
等しくかつ位相が９０°異なる信号とに分割される。
号はハイブリッド２によって基準クロック信号と周波数
及び位相が等しい信号と、基準クロック信号と周波数が
等しくかつ位相が９０°異なる信号とに分割される。
【００１４】排他的論理和回路３は周波数が等しくかつ
互いに位相が異なる２つの信号の排他的論理和演算を行
って出力するので、その出力信号は基準クロック信号の
２倍の周波数をもちかつデューティ比５０％の信号とな
る。
互いに位相が異なる２つの信号の排他的論理和演算を行
って出力するので、その出力信号は基準クロック信号の
２倍の周波数をもちかつデューティ比５０％の信号とな
る。
【００１５】図３は図１のハイブリッド２の詳細な回路
及びその回路出力の波形を示す図である。図において、
ハイブリッド２はＤＣカット用コンデンサ２１と、Ｑｕ
ａｄｒａｔｕｒｅ ＨＹＢＲＩＤＥ（以下ハイブリッド
回路とする）２２と、終端抵抗２３と、ＤＣカット用コ
ンデンサ２４，２５と、ＤＣレベルシフト用抵抗２６，
２７とから構成されている。
及びその回路出力の波形を示す図である。図において、
ハイブリッド２はＤＣカット用コンデンサ２１と、Ｑｕ
ａｄｒａｔｕｒｅ ＨＹＢＲＩＤＥ（以下ハイブリッド
回路とする）２２と、終端抵抗２３と、ＤＣカット用コ
ンデンサ２４，２５と、ＤＣレベルシフト用抵抗２６，
２７とから構成されている。
【００１６】ここで、ハイブリッド回路２２としてはＶ
ＨＦ帯及びＵＨＦ帯に使用されるトロイダルコア等を用
いることで、基準クロック信号と周波数が等しくかつ位
相が９０°異なる２つの信号を生成することが可能とな
る。
ＨＦ帯及びＵＨＦ帯に使用されるトロイダルコア等を用
いることで、基準クロック信号と周波数が等しくかつ位
相が９０°異なる２つの信号を生成することが可能とな
る。
【００１７】ＤＣカット用コンデンサ２１は入力端子１
から入力された基準クロック信号を直流カットしてシフ
トダウンし、ハイブリッド回路２２に出力する。ハイブ
リッド回路２２の０°の端子からは基準クロック信号が
そのまま出力され、−９０°の端子からは基準クロック
信号の位相を９０°遅らせた信号が出力される。
から入力された基準クロック信号を直流カットしてシフ
トダウンし、ハイブリッド回路２２に出力する。ハイブ
リッド回路２２の０°の端子からは基準クロック信号が
そのまま出力され、−９０°の端子からは基準クロック
信号の位相を９０°遅らせた信号が出力される。
【００１８】上記のハイブリッド回路２２で生成された
互いに９０°位相の異なる２つの信号は夫々ＤＣカット
用コンデンサ２４，２５及びＤＣレベルシフト用抵抗２
６，２７によって直流再生されてシフトアップされ、排
他的論理和回路３に出力される。
互いに９０°位相の異なる２つの信号は夫々ＤＣカット
用コンデンサ２４，２５及びＤＣレベルシフト用抵抗２
６，２７によって直流再生されてシフトアップされ、排
他的論理和回路３に出力される。
【００１９】排他的論理和回路３では上述したように、
基準クロック信号の２倍の周波数をもちかつデューティ
比５０％の信号を生成して出力端子４に出力する。よっ
て、基準クロック信号の２倍の周波数をもちかつデュー
ティ比５０％の信号を簡単に生成することができる。
基準クロック信号の２倍の周波数をもちかつデューティ
比５０％の信号を生成して出力端子４に出力する。よっ
て、基準クロック信号の２倍の周波数をもちかつデュー
ティ比５０％の信号を簡単に生成することができる。
【００２０】すなわち、本発明の一実施例では、従来の
ように基準クロック信号の２倍の周波数をもち、デュー
ティ比５０％の信号を得るために遅延回路による遅延量
を入力信号の周期の１／４の位相遅れとなるように制御
する必要はない。したがって、論理回路の閾値を含めた
回路定数の詳細設計や調整も不要になる。
ように基準クロック信号の２倍の周波数をもち、デュー
ティ比５０％の信号を得るために遅延回路による遅延量
を入力信号の周期の１／４の位相遅れとなるように制御
する必要はない。したがって、論理回路の閾値を含めた
回路定数の詳細設計や調整も不要になる。
【００２１】このように、ハイブリッド２で基準クロッ
ク信号を基に互いに９０°位相が異なる２つの信号を生
成し、これら２つの信号の排他的論理和演算を排他的論
理和回路３で行って基準クロック信号の２倍の周波数を
持つ信号を発生することによって、基準クロック信号の
２倍の周波数をもちかつデューティ比５０％の信号を簡
単に生成することができる。
ク信号を基に互いに９０°位相が異なる２つの信号を生
成し、これら２つの信号の排他的論理和演算を排他的論
理和回路３で行って基準クロック信号の２倍の周波数を
持つ信号を発生することによって、基準クロック信号の
２倍の周波数をもちかつデューティ比５０％の信号を簡
単に生成することができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、ハ
イブリッド回路で基準クロック信号を基に互いに９０°
位相が異なる２つの信号を生成し、これら２つの信号の
論理演算を行って基準クロック信号の２倍の周波数を持
つ信号を発生することによって、基準クロック信号の２
倍の周波数をもちかつデューティ比５０％の信号を簡単
に生成することができるという効果がある。
イブリッド回路で基準クロック信号を基に互いに９０°
位相が異なる２つの信号を生成し、これら２つの信号の
論理演算を行って基準クロック信号の２倍の周波数を持
つ信号を発生することによって、基準クロック信号の２
倍の周波数をもちかつデューティ比５０％の信号を簡単
に生成することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図３】図１のハイブリッドの詳細な回路及びその回路
出力の波形を示す図である。
出力の波形を示す図である。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の動作を示すタイムチャートである。
２ ハイブリッド ３ 排他的論理和回路 ２１，２４，２５ ＤＣカット用コンデンサ ２２ ハイブリッド回路 ２６，２７ ＤＣレベルシフト用抵抗
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 基準クロック信号を基に互いに９０°位
相が異なる２つの信号を生成するハイブリッド回路と、
前記ハイブリッド回路で生成された前記２つの信号の論
理演算を行って前記基準クロック信号の２倍の周波数を
持つ信号を発生する論理演算手段とを有することを特徴
とするディジタル周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20100293A JPH0738391A (ja) | 1993-07-21 | 1993-07-21 | ディジタル周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20100293A JPH0738391A (ja) | 1993-07-21 | 1993-07-21 | ディジタル周波数逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738391A true JPH0738391A (ja) | 1995-02-07 |
Family
ID=16433874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20100293A Pending JPH0738391A (ja) | 1993-07-21 | 1993-07-21 | ディジタル周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10052144C1 (de) * | 2000-10-20 | 2002-06-13 | Infineon Technologies Ag | Testbare integrierte Schaltung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946613A (ja) * | 1972-09-07 | 1974-05-04 | ||
| JPS62139408A (ja) * | 1985-12-13 | 1987-06-23 | Fujitsu Ltd | クロツク発生回路 |
-
1993
- 1993-07-21 JP JP20100293A patent/JPH0738391A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946613A (ja) * | 1972-09-07 | 1974-05-04 | ||
| JPS62139408A (ja) * | 1985-12-13 | 1987-06-23 | Fujitsu Ltd | クロツク発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10052144C1 (de) * | 2000-10-20 | 2002-06-13 | Infineon Technologies Ag | Testbare integrierte Schaltung |
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