JP2002171160A - 位相比較回路 - Google Patents
位相比較回路Info
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- JP2002171160A JP2002171160A JP2000366905A JP2000366905A JP2002171160A JP 2002171160 A JP2002171160 A JP 2002171160A JP 2000366905 A JP2000366905 A JP 2000366905A JP 2000366905 A JP2000366905 A JP 2000366905A JP 2002171160 A JP2002171160 A JP 2002171160A
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】識別データ出力用として使用される出力端子に
接続されるＤ−ＦＦには、出力端子以外に多数のブロッ
クが接続され、それらの容量負荷により、帯域の劣化を
引き起こすため、高速動作時における識別データ出力の
波形劣化を生じるのを回避する位相比較回路を提供す
る。 【解決手段】入力データ信号が入力される入力端子１が
データ入力端子Ｄに接続され、位相反転したクロック信
号がクロック入力端子Ｃに入力される１対の入力段Ｄ−
ＦＦ８、９と、Ｄ−ＦＦ９の出力データ信号がデータ入
力端子Ｄに入力され、Ｄ−ＦＦ８の出力データを相互に
位相反転してクロック入力端子Ｃに入力される１対の出
力段Ｄ−ＦＦ１０、１１と、これら出力段Ｄ−ＦＦ１
０、１１の両出力を入力とする加算器１３とにより構成
される。
接続されるＤ−ＦＦには、出力端子以外に多数のブロッ
クが接続され、それらの容量負荷により、帯域の劣化を
引き起こすため、高速動作時における識別データ出力の
波形劣化を生じるのを回避する位相比較回路を提供す
る。 【解決手段】入力データ信号が入力される入力端子１が
データ入力端子Ｄに接続され、位相反転したクロック信
号がクロック入力端子Ｃに入力される１対の入力段Ｄ−
ＦＦ８、９と、Ｄ−ＦＦ９の出力データ信号がデータ入
力端子Ｄに入力され、Ｄ−ＦＦ８の出力データを相互に
位相反転してクロック入力端子Ｃに入力される１対の出
力段Ｄ−ＦＦ１０、１１と、これら出力段Ｄ−ＦＦ１
０、１１の両出力を入力とする加算器１３とにより構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は位相比較回路、特に
半導体集積回路化に適するＰＬＬ（位相同期ループ）方
式のクロック・データ識別再生回路における位相比較回
路に関する。
半導体集積回路化に適するＰＬＬ（位相同期ループ）方
式のクロック・データ識別再生回路における位相比較回
路に関する。
【０００２】
【従来の技術】位相比較回路は、入力データをクロック
信号で識別する時に、クロック信号の位相を入力データ
の中央位置である最適ポイントに自動調整させるため等
に使用される基本電子回路の１つである。位相比較回路
の従来技術は、特開平９−１６２７２７号公報の「ディ
ジタル形式位相比較器」、特開平１０−３２７０６８号
公報の「ディジタルＰＬＬ回路」および特開２０００−
４０９５７号公報の「ＰＬＬ回路」等に開示されてい
る。
信号で識別する時に、クロック信号の位相を入力データ
の中央位置である最適ポイントに自動調整させるため等
に使用される基本電子回路の１つである。位相比較回路
の従来技術は、特開平９−１６２７２７号公報の「ディ
ジタル形式位相比較器」、特開平１０−３２７０６８号
公報の「ディジタルＰＬＬ回路」および特開２０００−
４０９５７号公報の「ＰＬＬ回路」等に開示されてい
る。
【０００３】従来の位相比較回路を図４乃至図１０を参
照して説明する。図４は、従来の位相比較回路の第１例
のブロック図である。この位相比較回路は、４個のＤ型
フリップフロップ（Ｄ−ＦＦ）８〜１１、３個のインバ
ータ（位相反転器）５〜７およびセレクタ１２により構
成される。入力端子１からの入力信号をＤ−ＦＦ８およ
び９のデータ入力端子Ｄに入力し、入力端子２からの入
力信号をＤ−ＦＦ８のクロック端子Ｃに直接、またＤ−
ＦＦ９のクロック端子Ｃにインバータ５を介して入力す
る。Ｄ−ＦＦ８のＱ出力信号を、出力端子３に出力する
と共に、Ｄ−ＦＦ１０のクロック端子Ｃにインバータ６
を介して、またＤ−ＦＦ１１のクロック端子Ｃの直接入
力する。一方、Ｄ−ＦＦ９のＱ出力信号は、Ｄ−ＦＦ１
０のデータ入力端子Ｄにインバータ７を介して、またＤ
−ＦＦ１１のデータ入力端子Ｄに直接入力する。また、
Ｄ−ＦＦ１０および１１のＱ出力信号は、セレクタ１２
の両入力端子Ｄ１、Ｄ２に入力し、セレクタ１２の出力
信号を出力端子４に供給するよう構成されている。
照して説明する。図４は、従来の位相比較回路の第１例
のブロック図である。この位相比較回路は、４個のＤ型
フリップフロップ（Ｄ−ＦＦ）８〜１１、３個のインバ
ータ（位相反転器）５〜７およびセレクタ１２により構
成される。入力端子１からの入力信号をＤ−ＦＦ８およ
び９のデータ入力端子Ｄに入力し、入力端子２からの入
力信号をＤ−ＦＦ８のクロック端子Ｃに直接、またＤ−
ＦＦ９のクロック端子Ｃにインバータ５を介して入力す
る。Ｄ−ＦＦ８のＱ出力信号を、出力端子３に出力する
と共に、Ｄ−ＦＦ１０のクロック端子Ｃにインバータ６
を介して、またＤ−ＦＦ１１のクロック端子Ｃの直接入
力する。一方、Ｄ−ＦＦ９のＱ出力信号は、Ｄ−ＦＦ１
０のデータ入力端子Ｄにインバータ７を介して、またＤ
−ＦＦ１１のデータ入力端子Ｄに直接入力する。また、
Ｄ−ＦＦ１０および１１のＱ出力信号は、セレクタ１２
の両入力端子Ｄ１、Ｄ２に入力し、セレクタ１２の出力
信号を出力端子４に供給するよう構成されている。
【０００４】この位相比較回路の動作を、図５および図
６のタイミングチャートを参照して説明する。図５およ
び図６において、（ａ）は入力端子１から入力されるデ
ータ信号、（ｂ）は入力端子２から入力されるクロック
信号、（ｃ）はＤ−ＦＦ８の出力信号、（ｄ）はＤ−Ｆ
Ｆ９の出力信号、（ｅ）はＤ−ＦＦ１０の出力信号、
（ｆ）はＤ−ＦＦ１１の出力信号および（ｇ）はセレク
タ１２から出力端子４に出力されるの出力信号である。
図５において、（Ａ）は位相合致時、（Ｂ）は位相進み
時および（Ｃ）は位相遅れ時のタイミングチャートであ
る。また、図６は、データ信号のＤｕｔｙが劣化した場
合のタイミングチャートであって、（Ａ）は位相合致
時、（Ｂ）は入力データの立ち下がりから半クロック前
にクロックの立ち上がりがある場合および（Ｃ）は入力
データの立ち上がりから半クロック後にクロックの立ち
上がりがある場合のタイミングチャートである。
６のタイミングチャートを参照して説明する。図５およ
び図６において、（ａ）は入力端子１から入力されるデ
ータ信号、（ｂ）は入力端子２から入力されるクロック
信号、（ｃ）はＤ−ＦＦ８の出力信号、（ｄ）はＤ−Ｆ
Ｆ９の出力信号、（ｅ）はＤ−ＦＦ１０の出力信号、
（ｆ）はＤ−ＦＦ１１の出力信号および（ｇ）はセレク
タ１２から出力端子４に出力されるの出力信号である。
図５において、（Ａ）は位相合致時、（Ｂ）は位相進み
時および（Ｃ）は位相遅れ時のタイミングチャートであ
る。また、図６は、データ信号のＤｕｔｙが劣化した場
合のタイミングチャートであって、（Ａ）は位相合致
時、（Ｂ）は入力データの立ち下がりから半クロック前
にクロックの立ち上がりがある場合および（Ｃ）は入力
データの立ち上がりから半クロック後にクロックの立ち
上がりがある場合のタイミングチャートである。
【０００５】先ず、Ｄ−ＦＦ８で、入力端子１から入力
したデータ信号（ａ）を入力端子２からのクロック信号
（ｂ）の立ち上がりで識別する。このＤ−ＦＦ８の出力
を識別データとして出力端子３に出力する。一方、Ｄ−
ＦＦ９で、入力端子１から入力したデータ（ａ）を入力
端子２からのクロック信号（ｂ）をインバータ５で反転
させたクロック信号の立ち上がりで識別する。ここで、
Ｄ−ＦＦ９は、入力データ信号（ａ）のＨ（高レベル）
→Ｌ（低レベル）およびＬ→Ｈの変化点を識別すること
になる。この変化点は、データのＨ、Ｌが確定していな
いため、識別結果はＨおよびＬをランダムに行き交う。
したデータ信号（ａ）を入力端子２からのクロック信号
（ｂ）の立ち上がりで識別する。このＤ−ＦＦ８の出力
を識別データとして出力端子３に出力する。一方、Ｄ−
ＦＦ９で、入力端子１から入力したデータ（ａ）を入力
端子２からのクロック信号（ｂ）をインバータ５で反転
させたクロック信号の立ち上がりで識別する。ここで、
Ｄ−ＦＦ９は、入力データ信号（ａ）のＨ（高レベル）
→Ｌ（低レベル）およびＬ→Ｈの変化点を識別すること
になる。この変化点は、データのＨ、Ｌが確定していな
いため、識別結果はＨおよびＬをランダムに行き交う。
【０００６】次に、Ｄ−ＦＦ１０において、Ｄ−ＦＦ９
の出力データ（ｄ）をインバータ７で反転させたデータ
を、Ｄ−ＦＦ８の出力データ（ｃ）をインバータ６で反
転させたデータの立ち上がりで識別する。また、Ｄ−Ｆ
Ｆ１１において、Ｄ−ＦＦ９の出力データ（ｄ）をＤ−
ＦＦ８の出力データ（ｃ）の立ち上がりで識別する。こ
れにより、Ｄ−ＦＦ１０では、Ｄ−ＦＦ９の出力ランダ
ムデータ（ｄ）を反転したデータを、Ｄ−ＦＦ８の出力
データ（ｃ）の立ち下がりで識別する。一方、Ｄ−ＦＦ
１１では、Ｄ−ＦＦ９の出力ランダムデータ（ｄ）をＤ
−ＦＦ８の出力データ（ｃ）の立ち上がりで識別するこ
とになる。セレクタ１２の入力端子Ｄ１には、Ｄ−ＦＦ
１０の出力データ（ｅ）を、入力端子Ｄ２には、Ｄ−Ｆ
Ｆ１１の出力データ（ｆ）を入力する。このセレクタ１
２は、Ｄ−ＦＦ８の出力がＨの時にＤ１を、Ｌの時にＤ
２を出力する。位相が合致している時のセレクタ１２の
出力（ｇ）は、ＨとＬをランダムに行き交うデータとな
る。この信号を出力端子４に出力して平均値化すること
により、ＨとＬの中間、即ちＭｉｄｄｌｅとなる。
の出力データ（ｄ）をインバータ７で反転させたデータ
を、Ｄ−ＦＦ８の出力データ（ｃ）をインバータ６で反
転させたデータの立ち上がりで識別する。また、Ｄ−Ｆ
Ｆ１１において、Ｄ−ＦＦ９の出力データ（ｄ）をＤ−
ＦＦ８の出力データ（ｃ）の立ち上がりで識別する。こ
れにより、Ｄ−ＦＦ１０では、Ｄ−ＦＦ９の出力ランダ
ムデータ（ｄ）を反転したデータを、Ｄ−ＦＦ８の出力
データ（ｃ）の立ち下がりで識別する。一方、Ｄ−ＦＦ
１１では、Ｄ−ＦＦ９の出力ランダムデータ（ｄ）をＤ
−ＦＦ８の出力データ（ｃ）の立ち上がりで識別するこ
とになる。セレクタ１２の入力端子Ｄ１には、Ｄ−ＦＦ
１０の出力データ（ｅ）を、入力端子Ｄ２には、Ｄ−Ｆ
Ｆ１１の出力データ（ｆ）を入力する。このセレクタ１
２は、Ｄ−ＦＦ８の出力がＨの時にＤ１を、Ｌの時にＤ
２を出力する。位相が合致している時のセレクタ１２の
出力（ｇ）は、ＨとＬをランダムに行き交うデータとな
る。この信号を出力端子４に出力して平均値化すること
により、ＨとＬの中間、即ちＭｉｄｄｌｅとなる。
【０００７】ここで、入力データに対してＶＣＯクロッ
クの位相が進んだ状態を図５（Ｂ）に示す。位相が進ん
だ場合には、Ｄ−ＦＦ８とＤ−ＦＦ９は、同じデータを
それぞれクロックの立ち上がりと立ち下がりで識別する
ことになる。Ｄ−ＦＦ８の出力（ｃ）は、Ｄ−ＦＦ９の
出力（ｄ）より半クロック進んでいる状態となる。これ
により、Ｄ−ＦＦ１０とＤ−ＦＦ１１の出力（ｅ）、
（ｆ）は、Ｌ固定となるため、セレクタ１２の出力
（ｇ）はＬ固定となる。次に、入力データに対してＶＣ
Ｏクロックの位相が遅れた状態を図５（Ｃ）に示す。位
相が遅れた状態でも、Ｄ−ＦＦ８とＤ−ＦＦ９は、同じ
データをそれぞれクロックの立ち上がりと立ち下がりで
識別することになる。Ｄ−ＦＦ８の出力（ｃ）は、Ｄ−
ＦＦ９の出力（ｄ）より半クロック遅れている状態とな
る。これにより、Ｄ−ＦＦ１０とＤ−ＦＦ１１の出力
（ｅ）、（ｆ）は、Ｈ固定となるので、セレクタ１２の
出力（ｇ）はＨ固定となる。
クの位相が進んだ状態を図５（Ｂ）に示す。位相が進ん
だ場合には、Ｄ−ＦＦ８とＤ−ＦＦ９は、同じデータを
それぞれクロックの立ち上がりと立ち下がりで識別する
ことになる。Ｄ−ＦＦ８の出力（ｃ）は、Ｄ−ＦＦ９の
出力（ｄ）より半クロック進んでいる状態となる。これ
により、Ｄ−ＦＦ１０とＤ−ＦＦ１１の出力（ｅ）、
（ｆ）は、Ｌ固定となるため、セレクタ１２の出力
（ｇ）はＬ固定となる。次に、入力データに対してＶＣ
Ｏクロックの位相が遅れた状態を図５（Ｃ）に示す。位
相が遅れた状態でも、Ｄ−ＦＦ８とＤ−ＦＦ９は、同じ
データをそれぞれクロックの立ち上がりと立ち下がりで
識別することになる。Ｄ−ＦＦ８の出力（ｃ）は、Ｄ−
ＦＦ９の出力（ｄ）より半クロック遅れている状態とな
る。これにより、Ｄ−ＦＦ１０とＤ−ＦＦ１１の出力
（ｅ）、（ｆ）は、Ｈ固定となるので、セレクタ１２の
出力（ｇ）はＨ固定となる。
【０００８】次に、図６を参照して入力データ（ａ）の
Ｄｕｔｙが劣化した場合の動作を説明する。図６（Ａ）
は、位相が合致した場合を示す。図６（Ｂ）は、入力デ
ータ（ａ）の立ち下がりとクロック信号（ｂ）の立ち下
がりが一致した状態である。Ｄ−ＦＦ９の出力（ｄ）
は、入力データの立ち下がりとクロック信号の立ち下が
りが一致した箇所のみランダムデータとなる。Ｄ−ＦＦ
１０では、Ｄ−ＦＦ９のランダムデータのみを識別し、
Ｄ−ＦＦ１１ではランダムデータ以外を識別する。これ
により、Ｄ−ＦＦ１０の出力（ｅ）はランダムデータの
み、Ｄ−ＦＦ１１の出力はＬ固定となる。そこで、セレ
クタ１２の出力（ｇ）は、ランダムデータとＬが重なっ
た状態となるので、平均値はＭｉｄｄｌｅより低くな
る。また、図６ （Ｃ）に示す如く入力データの立ち上
がりとクロック信号の立ち下がりが一致した時は、Ｄ−
ＦＦ９の出力（ｄ）は、入力データ（ａ）の立ち上がり
とクロック信号（ｂ）の立ち下がりが一致した箇所のみ
ランダムデータとなる。Ｄ−ＦＦ１０では、Ｄ−ＦＦ９
のランダムデータ以外を識別し、Ｄ−ＦＦ１１では、ラ
ンダムデータのみを識別する。これにより、Ｄ−ＦＦ１
０の出力はＨ固定、Ｄ−ＦＦ１１の出力（ｅ）はランダ
ムデータのみとなる。そこで、セレクタ１２の出力信号
（ｇ）は、ランダムデータとＨが重なった状態となり、
平均値はＭｉｄｄｌｅより高くなる。
Ｄｕｔｙが劣化した場合の動作を説明する。図６（Ａ）
は、位相が合致した場合を示す。図６（Ｂ）は、入力デ
ータ（ａ）の立ち下がりとクロック信号（ｂ）の立ち下
がりが一致した状態である。Ｄ−ＦＦ９の出力（ｄ）
は、入力データの立ち下がりとクロック信号の立ち下が
りが一致した箇所のみランダムデータとなる。Ｄ−ＦＦ
１０では、Ｄ−ＦＦ９のランダムデータのみを識別し、
Ｄ−ＦＦ１１ではランダムデータ以外を識別する。これ
により、Ｄ−ＦＦ１０の出力（ｅ）はランダムデータの
み、Ｄ−ＦＦ１１の出力はＬ固定となる。そこで、セレ
クタ１２の出力（ｇ）は、ランダムデータとＬが重なっ
た状態となるので、平均値はＭｉｄｄｌｅより低くな
る。また、図６ （Ｃ）に示す如く入力データの立ち上
がりとクロック信号の立ち下がりが一致した時は、Ｄ−
ＦＦ９の出力（ｄ）は、入力データ（ａ）の立ち上がり
とクロック信号（ｂ）の立ち下がりが一致した箇所のみ
ランダムデータとなる。Ｄ−ＦＦ１０では、Ｄ−ＦＦ９
のランダムデータ以外を識別し、Ｄ−ＦＦ１１では、ラ
ンダムデータのみを識別する。これにより、Ｄ−ＦＦ１
０の出力はＨ固定、Ｄ−ＦＦ１１の出力（ｅ）はランダ
ムデータのみとなる。そこで、セレクタ１２の出力信号
（ｇ）は、ランダムデータとＨが重なった状態となり、
平均値はＭｉｄｄｌｅより高くなる。
【０００９】従って、入力データのＤｕｔｙが劣化した
場合は、図６（Ａ）に示す如く、Ｄ−ＦＦ１０の出力デ
ータ（ｅ）がＨ固定、Ｄ−ＦＦ１１の出力データ（ｆ）
がＬ固定となる。そこで、セレクタ１２の出力信号
（ｇ）は、入力データと同じパタンで、Ｄｕｔｙが補正
された信号となり、平均値がＭｉｄｄｌｅとなる状態、
即ち図６（Ｂ）（Ｃ）の状態の間である、入力データ
（ａ）の立ち上がりと立ち下がりの略中心で位相が合致
する。
場合は、図６（Ａ）に示す如く、Ｄ−ＦＦ１０の出力デ
ータ（ｅ）がＨ固定、Ｄ−ＦＦ１１の出力データ（ｆ）
がＬ固定となる。そこで、セレクタ１２の出力信号
（ｇ）は、入力データと同じパタンで、Ｄｕｔｙが補正
された信号となり、平均値がＭｉｄｄｌｅとなる状態、
即ち図６（Ｂ）（Ｃ）の状態の間である、入力データ
（ａ）の立ち上がりと立ち下がりの略中心で位相が合致
する。
【００１０】上述した従来例のジッタ特性を改善するた
めに、図７および図８に示す位相比較回路が提案されて
いる。尚、便宜上、上述した図４の回路素子に対応する
回路素子には、同様の参照符号を使用している。図７の
位相比較回路は、３個のＤ−ＦＦ８、９および１１と１
個のインバータ５により構成されている。また、図８の
位相比較回路は、３個のＤ−ＦＦ８〜１０と、３個のイ
ンバータ５〜７により構成されている。図７に示す位相
比較回路の動作タイミングチャートは、図９（Ａ）およ
び（Ｂ）に示す。即ち、図９（Ａ）に示す如く、この位
相比較回路では、入力データ（ａ）をＤ−ＦＦ９のデー
タ入力端子Ｄに入力し、クロック信号（ｂ）をインバー
タ５で反転させたクロック信号をクロック端子Ｃに入力
する。そのクロック信号の立ち上がり（即ちクロック信
号の立ち下がり）で入力データ（ａ）の立ち上がり変化
点を識別したとき、Ｄ−ＦＦ１１の出力データ（ｅ）の
平均値がＭｉｄｄｌｅとなり位相が合致したと見なす動
作をする。このため、図９（Ｂ）に示すタイミングチャ
ートの如く入力データのＤｕｔｙが劣化した場合には、
入力データ（ａ）の立ち上がり変化点から半クロック遅
れたところにクロック信号（ｂ）の立ち上がりが来るよ
うに動作する。そこで、入力データとクロック信号の識
別点がデータの立ち上がりと立ち下がりの中心である最
適点からずれてしまう。
めに、図７および図８に示す位相比較回路が提案されて
いる。尚、便宜上、上述した図４の回路素子に対応する
回路素子には、同様の参照符号を使用している。図７の
位相比較回路は、３個のＤ−ＦＦ８、９および１１と１
個のインバータ５により構成されている。また、図８の
位相比較回路は、３個のＤ−ＦＦ８〜１０と、３個のイ
ンバータ５〜７により構成されている。図７に示す位相
比較回路の動作タイミングチャートは、図９（Ａ）およ
び（Ｂ）に示す。即ち、図９（Ａ）に示す如く、この位
相比較回路では、入力データ（ａ）をＤ−ＦＦ９のデー
タ入力端子Ｄに入力し、クロック信号（ｂ）をインバー
タ５で反転させたクロック信号をクロック端子Ｃに入力
する。そのクロック信号の立ち上がり（即ちクロック信
号の立ち下がり）で入力データ（ａ）の立ち上がり変化
点を識別したとき、Ｄ−ＦＦ１１の出力データ（ｅ）の
平均値がＭｉｄｄｌｅとなり位相が合致したと見なす動
作をする。このため、図９（Ｂ）に示すタイミングチャ
ートの如く入力データのＤｕｔｙが劣化した場合には、
入力データ（ａ）の立ち上がり変化点から半クロック遅
れたところにクロック信号（ｂ）の立ち上がりが来るよ
うに動作する。そこで、入力データとクロック信号の識
別点がデータの立ち上がりと立ち下がりの中心である最
適点からずれてしまう。
【００１１】一方、図８に示す位相比較回路もＤ−ＦＦ
１０に入力される信号が反転しているだけである。従っ
て、図１０のタイミングチャートの如く、入力データ
（ａ）のＤｕｔｙが劣化した場合には、クロック信号
（ｂ）の立ち下がりで入力データの立ち下がり変化点を
識別したとき、Ｄ−ＦＦ１０の出力平均値がＭｉｄｄｌ
ｅとなり、位相が合致したと見なす動作をする。このた
め、図７および図８の位相比較回路は、Ｄｕｔｙ劣化時
に問題が発生する。
１０に入力される信号が反転しているだけである。従っ
て、図１０のタイミングチャートの如く、入力データ
（ａ）のＤｕｔｙが劣化した場合には、クロック信号
（ｂ）の立ち下がりで入力データの立ち下がり変化点を
識別したとき、Ｄ−ＦＦ１０の出力平均値がＭｉｄｄｌ
ｅとなり、位相が合致したと見なす動作をする。このた
め、図７および図８の位相比較回路は、Ｄｕｔｙ劣化時
に問題が発生する。
【００１２】
【発明が解決しようとする課題】上述した従来の位相比
較回路は、識別データ出力用として使用される出力端子
に接続されるＤ−ＦＦには、出力端子以外にインバー
タ、Ｄ−ＦＦおよびセレクタの合計３個のブロックが接
続される。これら各ブロックには、入力静電容量が存在
し、これがＤ−ＦＦ８の容量負荷となり、帯域の劣化を
引き起こす。そのため、高速動作時における識別データ
出力の波形劣化が問題となる。
較回路は、識別データ出力用として使用される出力端子
に接続されるＤ−ＦＦには、出力端子以外にインバー
タ、Ｄ−ＦＦおよびセレクタの合計３個のブロックが接
続される。これら各ブロックには、入力静電容量が存在
し、これがＤ−ＦＦ８の容量負荷となり、帯域の劣化を
引き起こす。そのため、高速動作時における識別データ
出力の波形劣化が問題となる。
【００１３】
【発明の目的】従って、本発明の目的は、識別データ出
力用として使用される出力端子に接続されるＤ−ＦＦの
容量負荷を低減し、高速動作時における識別データ出力
の波形劣化を低減させる位相比較回路を提供することで
ある。
力用として使用される出力端子に接続されるＤ−ＦＦの
容量負荷を低減し、高速動作時における識別データ出力
の波形劣化を低減させる位相比較回路を提供することで
ある。
【００１４】
【課題を解決するための手段】本発明の位相比較回路
は、それぞれデータ入力端子、クロック入力端子および
出力端子を有する１対の入力段Ｄ型フリップフロップ
（Ｄ−ＦＦ）および１対の出力段Ｄ−ＦＦを備え、入力
段Ｄ−ＦＦのデータ入力端子およびクロック入力端子に
は入力データ信号および入力クロック信号が入力され、
出力段Ｄ−ＦＦのデータ入力端子およびクロック入力端
子には入力段Ｄ−ＦＦの出力データが入力される識別デ
ータ出力端子を有する回路であって、１対の出力段Ｄ−
ＦＦの出力端子からの両出力データを入力とする加算器
を設け、この加算器の出力信号を出力端子に出力する。
は、それぞれデータ入力端子、クロック入力端子および
出力端子を有する１対の入力段Ｄ型フリップフロップ
（Ｄ−ＦＦ）および１対の出力段Ｄ−ＦＦを備え、入力
段Ｄ−ＦＦのデータ入力端子およびクロック入力端子に
は入力データ信号および入力クロック信号が入力され、
出力段Ｄ−ＦＦのデータ入力端子およびクロック入力端
子には入力段Ｄ−ＦＦの出力データが入力される識別デ
ータ出力端子を有する回路であって、１対の出力段Ｄ−
ＦＦの出力端子からの両出力データを入力とする加算器
を設け、この加算器の出力信号を出力端子に出力する。
【００１５】また、本発明の位相比較回路の好適実施形
態によると、入力段Ｄ−ＦＦのデータ入力端子には入力
データ信号を共通入力し、クロック入力端子には相互に
位相反転したクロック信号を入力し、出力段Ｄ−ＦＦの
データ入力端子には、１対の入力段Ｄ−ＦＦの一方の出
力信号を共通入力し、クロック入力端子には入力段Ｄ−
ＦＦの他方の出力信号を相互に位相反転して入力する。
入力段Ｄ−ＦＦの上述した他方の出力信号を識別データ
出力端子に出力する。入力段および出力段Ｄ−ＦＦのク
ロック入力端子への信号の位相反転には、インバータを
使用する。位相同期ループ（ＰＬＬ）方式のクロック・
データ識別再生回路に使用される。
態によると、入力段Ｄ−ＦＦのデータ入力端子には入力
データ信号を共通入力し、クロック入力端子には相互に
位相反転したクロック信号を入力し、出力段Ｄ−ＦＦの
データ入力端子には、１対の入力段Ｄ−ＦＦの一方の出
力信号を共通入力し、クロック入力端子には入力段Ｄ−
ＦＦの他方の出力信号を相互に位相反転して入力する。
入力段Ｄ−ＦＦの上述した他方の出力信号を識別データ
出力端子に出力する。入力段および出力段Ｄ−ＦＦのク
ロック入力端子への信号の位相反転には、インバータを
使用する。位相同期ループ（ＰＬＬ）方式のクロック・
データ識別再生回路に使用される。
【００１６】
【発明の実施の形態】以下、本発明による位相比較回路
の好適実施形態の構成および動作を、添付図面を参照し
て詳細に説明する。
の好適実施形態の構成および動作を、添付図面を参照し
て詳細に説明する。
【００１７】先ず、図１は、本発明による位相比較回路
の好適実施形態の構成を示すブロック図である。この位
相比較回路は、１対の入力段Ｄ−ＦＦ８、９および１対
の出力段Ｄ−ＦＦ１０、１１の合計４個のＤ−ＦＦ８〜
１１、２個のインバータ５、６および加算器１３により
構成される。更に、入力データが入力されるデータ入力
端子１、クロック信号が入力されるクロック入力端子２
および１対の出力端子３、４を有する。
の好適実施形態の構成を示すブロック図である。この位
相比較回路は、１対の入力段Ｄ−ＦＦ８、９および１対
の出力段Ｄ−ＦＦ１０、１１の合計４個のＤ−ＦＦ８〜
１１、２個のインバータ５、６および加算器１３により
構成される。更に、入力データが入力されるデータ入力
端子１、クロック信号が入力されるクロック入力端子２
および１対の出力端子３、４を有する。
【００１８】データ入力端子１は、入力段Ｄ−ＦＦ８、
９のデータ入力端子Ｄに接続される。 一方、クロック
入力端子２は、Ｄ−ＦＦ８のクロック入力端子Ｃとイン
バータ５の入力端子に接続される。インバータ５の出力
端子は、Ｄ−ＦＦ９のクロック入力端子Ｃに接続され
る。Ｄ−ＦＦ９の出力端子は、出力段Ｄ−ＦＦ１０、１
１のデータ入力端子Ｄに接続される。Ｄ−ＦＦ８の出力
端子Ｑは、Ｄ−ＦＦ１１のクロック入力端子Ｃ、出力端
子３およびインバータ６の入力端子に接続される。イン
バータ６の出力端子は、Ｄ−ＦＦ１０のクロック入力端
子Ｃに接続される。加算器１３の入力端子には、Ｄ−Ｆ
Ｆ１０およびＤ−ＦＦ１１の出力端子Ｑがそれぞれ接続
される。加算器１３の出力端子に、出力端子４が接続さ
れる。
９のデータ入力端子Ｄに接続される。 一方、クロック
入力端子２は、Ｄ−ＦＦ８のクロック入力端子Ｃとイン
バータ５の入力端子に接続される。インバータ５の出力
端子は、Ｄ−ＦＦ９のクロック入力端子Ｃに接続され
る。Ｄ−ＦＦ９の出力端子は、出力段Ｄ−ＦＦ１０、１
１のデータ入力端子Ｄに接続される。Ｄ−ＦＦ８の出力
端子Ｑは、Ｄ−ＦＦ１１のクロック入力端子Ｃ、出力端
子３およびインバータ６の入力端子に接続される。イン
バータ６の出力端子は、Ｄ−ＦＦ１０のクロック入力端
子Ｃに接続される。加算器１３の入力端子には、Ｄ−Ｆ
Ｆ１０およびＤ−ＦＦ１１の出力端子Ｑがそれぞれ接続
される。加算器１３の出力端子に、出力端子４が接続さ
れる。
【００１９】次に、図１に示す位相比較回路の動作を、
図２および図３のタイミングチャートを参照して説明す
る。図２および図３において、（ａ）はデータ入力端子
１から入力されるデータ信号、（ｂ）はクロック信号、
（ｃ）はＤ−ＦＦ８の出力データ、（ｄ）はＤ−ＦＦ９
の出力データ、（ｅ）はＤ−ＦＦ１０の出力データ、
（ｆ）はＤ−ＦＦ１１の出力データおよび（ｇ）は加算
器１３の出力信号である。
図２および図３のタイミングチャートを参照して説明す
る。図２および図３において、（ａ）はデータ入力端子
１から入力されるデータ信号、（ｂ）はクロック信号、
（ｃ）はＤ−ＦＦ８の出力データ、（ｄ）はＤ−ＦＦ９
の出力データ、（ｅ）はＤ−ＦＦ１０の出力データ、
（ｆ）はＤ−ＦＦ１１の出力データおよび（ｇ）は加算
器１３の出力信号である。
【００２０】先ず、図２（Ａ）は、入力データ（ａ）と
クロック信号（ｂ）の位相が最適な状態（位相合致状
態）におけるタイミングチャートである。入力段Ｄ−Ｆ
Ｆ８、９において、入力データ（ａ）をそれぞれクロッ
ク信号（ｂ）の立ち上がりおよび立ち下がりで識別す
る。Ｄ−ＦＦ１１で、Ｄ−ＦＦ９の出力データ（ｄ）を
Ｄ−ＦＦ８の出力データ（ｃ）の立ち上がりで識別す
る。以上の動作は、図４に示す従来の位相比較回路と同
様である。次に、出力段Ｄ−ＦＦ１０において、入力段
Ｄ−ＦＦ９からの出力データ（ｄ）を、入力段Ｄ−ＦＦ
８の出力データ（ｃ）をインバータ６で反転したデータ
の立ち上がりで識別する。このＤ−ＦＦ１０の出力デー
タ（ｅ）とＤ−ＦＦ１１の出力データ（ｆ）を加算器１
３で加算することにより得た出力信号（ｇ）は、ＨとＬ
の中心、即ちＭｉｄｄｌｅとなる。
クロック信号（ｂ）の位相が最適な状態（位相合致状
態）におけるタイミングチャートである。入力段Ｄ−Ｆ
Ｆ８、９において、入力データ（ａ）をそれぞれクロッ
ク信号（ｂ）の立ち上がりおよび立ち下がりで識別す
る。Ｄ−ＦＦ１１で、Ｄ−ＦＦ９の出力データ（ｄ）を
Ｄ−ＦＦ８の出力データ（ｃ）の立ち上がりで識別す
る。以上の動作は、図４に示す従来の位相比較回路と同
様である。次に、出力段Ｄ−ＦＦ１０において、入力段
Ｄ−ＦＦ９からの出力データ（ｄ）を、入力段Ｄ−ＦＦ
８の出力データ（ｃ）をインバータ６で反転したデータ
の立ち上がりで識別する。このＤ−ＦＦ１０の出力デー
タ（ｅ）とＤ−ＦＦ１１の出力データ（ｆ）を加算器１
３で加算することにより得た出力信号（ｇ）は、ＨとＬ
の中心、即ちＭｉｄｄｌｅとなる。
【００２１】次に、図２（Ｂ）は、入力データ信号
（ａ）に対してＶＣＯ（電圧制御発振器）クロック信号
（ｂ）の位相が進んだ状態を示す。位相が進んだ場合に
は、Ｄ−ＦＦ８とＤ−ＦＦ９は、同じデータ信号（ａ）
をそれぞれクロック信号（ｂ）の立ち上がりと立ち下が
りで識別することになる。Ｄ−ＦＦ８の出力データ
（ｃ）は、Ｄ−ＦＦ９の出力データ（ｄ）より半クロッ
ク進んでいる状態となる。これにより、Ｄ−ＦＦ１０の
出力データ（ｅ）はＨ固定、Ｄ−ＦＦ１１の出力データ
（ｆ）はＬ固定となるので、加算器１３の出力信号
（ｇ）はＬ固定となる。
（ａ）に対してＶＣＯ（電圧制御発振器）クロック信号
（ｂ）の位相が進んだ状態を示す。位相が進んだ場合に
は、Ｄ−ＦＦ８とＤ−ＦＦ９は、同じデータ信号（ａ）
をそれぞれクロック信号（ｂ）の立ち上がりと立ち下が
りで識別することになる。Ｄ−ＦＦ８の出力データ
（ｃ）は、Ｄ−ＦＦ９の出力データ（ｄ）より半クロッ
ク進んでいる状態となる。これにより、Ｄ−ＦＦ１０の
出力データ（ｅ）はＨ固定、Ｄ−ＦＦ１１の出力データ
（ｆ）はＬ固定となるので、加算器１３の出力信号
（ｇ）はＬ固定となる。
【００２２】更に、図２（Ｃ）は、入力データ信号
（ａ）に対してＶＣＯクロック信号（ｂ）の位相が遅れ
た状態を示す。位相が遅れた状態でも、Ｄ−ＦＦ８とＤ
−ＦＦ９は、同じデータ信号（ａ）をそれぞれクロック
信号（ｂ）の立ち上がりおよび立ち下がりで識別するこ
とになる。Ｄ−ＦＦ８の出力データ（ｃ）は、Ｄ−ＦＦ
９の出力データ（ｄ）より半クロック遅れている状態と
なる。これにより、Ｄ−ＦＦ１０の出力データ（ｅ）は
Ｌ固定、Ｄ−ＦＦ１１の出力データ（ｆ）はＨ固定とな
るので、加算器１３の出力信号（ｇ）はＨ固定となる。
（ａ）に対してＶＣＯクロック信号（ｂ）の位相が遅れ
た状態を示す。位相が遅れた状態でも、Ｄ−ＦＦ８とＤ
−ＦＦ９は、同じデータ信号（ａ）をそれぞれクロック
信号（ｂ）の立ち上がりおよび立ち下がりで識別するこ
とになる。Ｄ−ＦＦ８の出力データ（ｃ）は、Ｄ−ＦＦ
９の出力データ（ｄ）より半クロック遅れている状態と
なる。これにより、Ｄ−ＦＦ１０の出力データ（ｅ）は
Ｌ固定、Ｄ−ＦＦ１１の出力データ（ｆ）はＨ固定とな
るので、加算器１３の出力信号（ｇ）はＨ固定となる。
【００２３】次に、図３のタイミングチャートを参照し
て、入力データ信号（ａ）のＤｕｔｙが劣化した場合の
動作を説明する。図３（Ａ）は、位相合致の場合の動作
である。図３（Ｂ）は、入力データ信号（ａ）の立ち下
がりとクロック信号（ｂ）の立ち下がりが一致した状態
である。Ｄ−ＦＦ９の出力データ（ｄ）は、入力データ
信号（ａ）の立ち下がりとクロック信号（ｂ）の立ち下
がりが一致した箇所のみランダムデータとなる。Ｄ−Ｆ
Ｆ１０では、Ｄ−ＦＦ９のランダムデータのみを識別
し、Ｄ−ＦＦ１１ではランダムデータ以外を識別する。
これにより、Ｄ−ＦＦ１０の出力データ（ｅ）はランダ
ムデータのみ、Ｄ−ＦＦ１１の出力はＬ固定となる。従
って、加算器１３出力信号（ｇ）の平均値は、Ｍｉｄｄ
ｌｅより低くなる。
て、入力データ信号（ａ）のＤｕｔｙが劣化した場合の
動作を説明する。図３（Ａ）は、位相合致の場合の動作
である。図３（Ｂ）は、入力データ信号（ａ）の立ち下
がりとクロック信号（ｂ）の立ち下がりが一致した状態
である。Ｄ−ＦＦ９の出力データ（ｄ）は、入力データ
信号（ａ）の立ち下がりとクロック信号（ｂ）の立ち下
がりが一致した箇所のみランダムデータとなる。Ｄ−Ｆ
Ｆ１０では、Ｄ−ＦＦ９のランダムデータのみを識別
し、Ｄ−ＦＦ１１ではランダムデータ以外を識別する。
これにより、Ｄ−ＦＦ１０の出力データ（ｅ）はランダ
ムデータのみ、Ｄ−ＦＦ１１の出力はＬ固定となる。従
って、加算器１３出力信号（ｇ）の平均値は、Ｍｉｄｄ
ｌｅより低くなる。
【００２４】また、図３（Ｃ）は、入力データ信号
（ａ）の立ち上がりとクロック信号（ｂ）の立ち下がり
が一致した時は、Ｄ−ＦＦ９の出力データ（ｄ）は、入
力データ信号（ａ）の立ち上がりとクロック信号（ｂ）
の立ち下がりが一致した箇所のみランダムデータとな
る。Ｄ−ＦＦ１０では、Ｄ−ＦＦ９のランダムデータ以
外を識別し、Ｄ−ＦＦ１１では、ランダムデータのみを
識別する。これにより、Ｄ−ＦＦ１０の出力データ
（ｅ）はＬ固定となり、Ｄ−ＦＦ１１の出力データ
（ｆ）はランダムデータのみとなる。このため、加算器
１３の出力（ｇ）の平均値はＭｉｄｄｌｅより高くな
る。従って、入力データ信号（ａ）のＤｕｔｙが劣化し
た場合には、図３（Ａ）に示す如く、Ｄ−ＦＦ１０とＤ
−ＦＦ１１の出力データ（ｅ）および（ｆ）がＬ固定と
なる。加算器１３の出力信号（ｇ）の平均値がＭｉｄｄ
ｌｅとなる状態、即ち図３（Ｂ）および（Ｃ）の状態の
間である。入力データ信号（ａ）の立ち上がりと立ち下
がりの略中心で位相が合致するため、従来回路と同じ動
作をする。
（ａ）の立ち上がりとクロック信号（ｂ）の立ち下がり
が一致した時は、Ｄ−ＦＦ９の出力データ（ｄ）は、入
力データ信号（ａ）の立ち上がりとクロック信号（ｂ）
の立ち下がりが一致した箇所のみランダムデータとな
る。Ｄ−ＦＦ１０では、Ｄ−ＦＦ９のランダムデータ以
外を識別し、Ｄ−ＦＦ１１では、ランダムデータのみを
識別する。これにより、Ｄ−ＦＦ１０の出力データ
（ｅ）はＬ固定となり、Ｄ−ＦＦ１１の出力データ
（ｆ）はランダムデータのみとなる。このため、加算器
１３の出力（ｇ）の平均値はＭｉｄｄｌｅより高くな
る。従って、入力データ信号（ａ）のＤｕｔｙが劣化し
た場合には、図３（Ａ）に示す如く、Ｄ−ＦＦ１０とＤ
−ＦＦ１１の出力データ（ｅ）および（ｆ）がＬ固定と
なる。加算器１３の出力信号（ｇ）の平均値がＭｉｄｄ
ｌｅとなる状態、即ち図３（Ｂ）および（Ｃ）の状態の
間である。入力データ信号（ａ）の立ち上がりと立ち下
がりの略中心で位相が合致するため、従来回路と同じ動
作をする。
【００２５】以上、本発明による位相比較回路の好適実
施形態の構成および動作を詳述した。しかし、斯かる実
施形態は、本発明の単なる例示に過ぎず、何ら本発明を
限定するものではないことに留意されたい。本発明の要
旨を逸脱することなく、特定用途に応じて種々の変形変
更が可能であること当業者には容易に理解できよう。
施形態の構成および動作を詳述した。しかし、斯かる実
施形態は、本発明の単なる例示に過ぎず、何ら本発明を
限定するものではないことに留意されたい。本発明の要
旨を逸脱することなく、特定用途に応じて種々の変形変
更が可能であること当業者には容易に理解できよう。
【００２６】
【発明の効果】以上の説明から理解される如く、本発明
の位相比較回路によると、次の如く実用上の顕著な効果
が得られる。即ち、識別データ出力用として使用される
出力端子に接続されるＤ−ＦＦ８には、出力端子３以外
にＤ−ＦＦ１１とインバータ６の合計２個のブロックの
みが接続される。従って、従来の位相比較回路と比較し
て容量負荷が低減でき、高速動作時における識別データ
出力の波形劣化を低減させることが可能となる。
の位相比較回路によると、次の如く実用上の顕著な効果
が得られる。即ち、識別データ出力用として使用される
出力端子に接続されるＤ−ＦＦ８には、出力端子３以外
にＤ−ＦＦ１１とインバータ６の合計２個のブロックの
みが接続される。従って、従来の位相比較回路と比較し
て容量負荷が低減でき、高速動作時における識別データ
出力の波形劣化を低減させることが可能となる。
【図１】本発明による位相比較回路の好適実施形態の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示す位相比較回路の正常状態における動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図３】図１に示す位相比較回路の入力データ信号のＤ
ｕｔｙが劣化したときの動作を示すタイミングチャート
である。
ｕｔｙが劣化したときの動作を示すタイミングチャート
である。
【図４】従来の位相比較回路の第１例の構成を示すブロ
ック図である。
ック図である。
【図５】図４の従来技術における正常動作時のタイミン
グチャートである。
グチャートである。
【図６】図４の従来技術における入力データ信号のＤｕ
ｔｙが劣化したときの動作を説明するタイミングチャー
トである。
ｔｙが劣化したときの動作を説明するタイミングチャー
トである。
【図７】従来の位相比較回路の第２例の構成を示すブロ
ック図である。
ック図である。
【図８】従来の位相比較回路技術の第３例の構成を示す
ブロック図である。
ブロック図である。
【図９】図７に示す従来技術の正常時および入力データ
信号のＤｕｔｙが劣化時の動作タイミングチャートであ
る。
信号のＤｕｔｙが劣化時の動作タイミングチャートであ
る。
【図１０】図８に示す従来技術の入力データ信号のＤｕ
ｔｙが劣化したときの動作タイミングチャートである。
ｔｙが劣化したときの動作タイミングチャートである。
１ データ入力端子 ２ クロック入力端子 ３ 出力端子（識別データ出力用） ４ 出力端子 ５、６ インバータ ８〜１１ Ｄ型フリップフロップ（Ｄ−ＦＦ） １３ 加算器
Claims (5)
- 【請求項１】それぞれデータ入力端子、クロック入力端
子および出力端子を有する１対の入力段Ｄ型フリップフ
ロップ（Ｄ−ＦＦ）および１対の出力段Ｄ−ＦＦを備
え、前記入力段Ｄ−ＦＦのデータ入力端子およびクロッ
ク入力端子には入力データ信号および入力クロックが入
力され、前記出力段Ｄ−ＦＦのデータ入力端子およびク
ロック入力端子には前記前段Ｄ−ＦＦの出力データが入
力される識別データ出力端子を有する位相比較回路にお
いて、 前記１対の出力段Ｄ−ＦＦの出力端子からの両出力デー
タを入力とする加算器を設け、該加算器からの出力信号
を出力端子に出力することを特徴とする位相比較回路。 - 【請求項２】前記入力段Ｄ−ＦＦのデータ入力端子には
入力データ信号を共通入力し、クロック入力端子には相
互に位相反転したクロック信号を入力し、前記出力段Ｄ
−ＦＦのデータ入力端子には前記１対の入力段Ｄ−ＦＦ
の一方の出力信号を共通入力し、クロック入力端子には
前記入力段Ｄ−ＦＦの他方の出力信号を相互に位相反転
して入力することを特徴とする請求項１に記載の位相比
較回路。 - 【請求項３】前記入力段Ｄ−ＦＦの前記他方の出力信号
を前記識別データ出力端子に出力することを特徴とする
請求項２に記載の位相比較回路。 - 【請求項４】前記入力段および出力段Ｄ−ＦＦのクロッ
ク入力端子への信号の位相反転には、インバータを使用
することを特徴とする請求項１、２又は３に記載の位相
比較回路。 - 【請求項５】位相同期ループ（ＰＬＬ）方式のクロック
・データ識別再生回路に使用されることを特徴とする請
求項１乃至４の何れかに記載の位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000366905A JP2002171160A (ja) | 2000-12-01 | 2000-12-01 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000366905A JP2002171160A (ja) | 2000-12-01 | 2000-12-01 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002171160A true JP2002171160A (ja) | 2002-06-14 |
Family
ID=18837444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000366905A Pending JP2002171160A (ja) | 2000-12-01 | 2000-12-01 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002171160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079907A1 (ja) * | 2003-03-04 | 2004-09-16 | Nippon Telegraph And Telephone Corporation | 位相比較回路およびｃｄｒ回路 |
| CN100346574C (zh) * | 2003-03-04 | 2007-10-31 | 日本电信电话株式会社 | 相位比较电路和cdr电路 |
-
2000
- 2000-12-01 JP JP2000366905A patent/JP2002171160A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079907A1 (ja) * | 2003-03-04 | 2004-09-16 | Nippon Telegraph And Telephone Corporation | 位相比較回路およびｃｄｒ回路 |
| CN100346574C (zh) * | 2003-03-04 | 2007-10-31 | 日本电信电话株式会社 | 相位比较电路和cdr电路 |
| US7368954B2 (en) | 2003-03-04 | 2008-05-06 | Nippon Telegraph And Telephone Corporation | Phase comparison circuit and CDR circuit |
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