JPS61131149A - 入出力インタフエ−ス - Google Patents
入出力インタフエ−スInfo
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- JPS61131149A JPS61131149A JP25300684A JP25300684A JPS61131149A JP S61131149 A JPS61131149 A JP S61131149A JP 25300684 A JP25300684 A JP 25300684A JP 25300684 A JP25300684 A JP 25300684A JP S61131149 A JPS61131149 A JP S61131149A
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- Japan
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- input
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- control signal
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、固有のデータ入出力制御信号によりマイク
ロプロセッサバスと外部との間のデータ入出力を行なう
複数の入出力回路を備えた入出力インタフェースに関す
る。
ロプロセッサバスと外部との間のデータ入出力を行なう
複数の入出力回路を備えた入出力インタフェースに関す
る。
［発明の技術的背景］
計算機に接続された端末装置から同計算機の主記憶に入
力されたデータをそのまま端末ＩＩに送り返すことを、
一般に“エコーバック”と呼んでいる。キーボード付デ
ィスプレイＶ＆ｗ等の入出力端末装置、または同装置の
利用者は、“エコーバック”されたデータにより計算機
への入力を確認している場合が多い。
力されたデータをそのまま端末ＩＩに送り返すことを、
一般に“エコーバック”と呼んでいる。キーボード付デ
ィスプレイＶ＆ｗ等の入出力端末装置、または同装置の
利用者は、“エコーバック”されたデータにより計算機
への入力を確認している場合が多い。
従来、この種の“エコーバック”は、入出力端末装置か
らの入力データが入出力制御チャネルなどの入出力イン
タフェース（または同等の機能手段）により主記憶へ転
送された後、入出カプログラムにより再度出力処理（但
し出力光は入出力端末装置ｔ）を行い、計算機が入出力
端末装置からの入力データを端末に出力する（或は出力
指令をチャネルに発行する）ことにより実現されていた
。
らの入力データが入出力制御チャネルなどの入出力イン
タフェース（または同等の機能手段）により主記憶へ転
送された後、入出カプログラムにより再度出力処理（但
し出力光は入出力端末装置ｔ）を行い、計算機が入出力
端末装置からの入力データを端末に出力する（或は出力
指令をチャネルに発行する）ことにより実現されていた
。
［背景技術の問題点］
したがって、従来の“エコーバック”実現手段では、計
算機の入出力処理の負荷が大きくなり問題であった。
算機の入出力処理の負荷が大きくなり問題であった。
［発明の目的Ｊ
この発明は上記事情に鑑みてなされたものでその目的は
、“エコーバック“を始めとする所望の入出力データの
モニタリング機能を、計算機の入出力処理に負荷をかけ
ることなく実現できる入出力インタフェースを提供する
ことにある。
、“エコーバック“を始めとする所望の入出力データの
モニタリング機能を、計算機の入出力処理に負荷をかけ
ることなく実現できる入出力インタフェースを提供する
ことにある。
［発明の概要］
この発明によれば、固有のデータ入出力制御信号により
マイクロプロセッサバスと外部との間のデータ入出力を
行なう複数の入出力回路を備えた入出力インタフェース
が提供される。上記入出力インタフェースには、任意の
上記入出力回路に対応して、フリップフロップと第１お
よび第２ゲート回路とが設けられる。上記フリップフロ
ップはマイクロプロセッサによりセット／リセットされ
る。第１ゲート回路は、上記複数の入出力回路のうちの
特定の入出力回路の入出力動作を指示する第１の制御信
号を、上記フリレブ７０ツブの状態に応じて取込み、上
記第２ゲート回路に供給する。
マイクロプロセッサバスと外部との間のデータ入出力を
行なう複数の入出力回路を備えた入出力インタフェース
が提供される。上記入出力インタフェースには、任意の
上記入出力回路に対応して、フリップフロップと第１お
よび第２ゲート回路とが設けられる。上記フリップフロ
ップはマイクロプロセッサによりセット／リセットされ
る。第１ゲート回路は、上記複数の入出力回路のうちの
特定の入出力回路の入出力動作を指示する第１の制御信
号を、上記フリレブ７０ツブの状態に応じて取込み、上
記第２ゲート回路に供給する。
第２ゲート回路には、上記対応する入出力回路のデータ
出力動作を指示する第２の制御信号も供給される。第２
ゲート回路は、第１ゲート回路の出力信号と上記第２の
制御信号どの論理和をとる。
出力動作を指示する第２の制御信号も供給される。第２
ゲート回路は、第１ゲート回路の出力信号と上記第２の
制御信号どの論理和をとる。
第２ゲート回路の出力信号は、データ出力動作を
１指示する第３の制御信号として上記対応する入出力
回路に供給される。したがって、上記フリップフロップ
を特定状態に設定することにより、上記特定の入出力回
路に対してデータ入出力動作を指示する第１の制御信号
を、同フリップフロップに対応する入出力回路に対しデ
ータ出力動作を指示する第３の出力制御信号としても使
用できる。このため、上記特定の入出力回路が、上記マ
イクロプロセッサバス上のデータを上記第１の制御信号
に応じて主記憶に転送する回路である場合には、同デー
タを上記特定状態に設定されたフリップフロップに対応
する入出力回路から外部に出力することが可能となる。
１指示する第３の制御信号として上記対応する入出力
回路に供給される。したがって、上記フリップフロップ
を特定状態に設定することにより、上記特定の入出力回
路に対してデータ入出力動作を指示する第１の制御信号
を、同フリップフロップに対応する入出力回路に対しデ
ータ出力動作を指示する第３の出力制御信号としても使
用できる。このため、上記特定の入出力回路が、上記マ
イクロプロセッサバス上のデータを上記第１の制御信号
に応じて主記憶に転送する回路である場合には、同デー
タを上記特定状態に設定されたフリップフロップに対応
する入出力回路から外部に出力することが可能となる。
［発明の実施例］
第１図はこの発明の一実施例に係る計算機システムを示
す。同図において、１０は計算機、２０１〜２０には計
算機１０に接続される例えばキーボード付ＣＲＴディス
プレイ装置などの入出力端末装置（以下、単に端末装置
と称する）である。計算機１０は、ＣＰ ＬＪ １１と
、主記憶１２と、ＣＰ Ｕ １１または主記憶１２と端
末ＩＩ ２（ｉｔ〜２０にとの間のデータ入出力を行な
う入出力インタフェース、例えば入出力制御チャネル１
３とを含んでｌＩ）る。ｃｐｕｉｉ、主記憶１２および
入出力制御チャネル１３は、システムバス１４により相
互接続されている。
す。同図において、１０は計算機、２０１〜２０には計
算機１０に接続される例えばキーボード付ＣＲＴディス
プレイ装置などの入出力端末装置（以下、単に端末装置
と称する）である。計算機１０は、ＣＰ ＬＪ １１と
、主記憶１２と、ＣＰ Ｕ １１または主記憶１２と端
末ＩＩ ２（ｉｔ〜２０にとの間のデータ入出力を行な
う入出力インタフェース、例えば入出力制御チャネル１
３とを含んでｌＩ）る。ｃｐｕｉｉ、主記憶１２および
入出力制御チャネル１３は、システムバス１４により相
互接続されている。
第２図は入出力制御チャネル１３の構成を示す。
同図において、３１は入出力制御チャネル１３の中心を
なすマイクロプロセッサ、３２は各種マイクロプログラ
ムが格納されている制御記憶、３３は内部バスであるマ
イクロプロセッサバスである。３４はシステムバスイン
タフェース、３５はマイクロプロセッサバス３３上のデ
ータをデータ出力＃ＪＩＩｌ信号ＷＲＸに応じてシステ
ムバス１４に出力する（データ出力回路としての）ライ
トレジスタ、３６はシステムバス１４上のデータをデー
タ入力制御信号ＲＤｘに応じてマイクロプロセッサバス
３３に入力する（データ入力回路としての）リードレジ
スタである。
なすマイクロプロセッサ、３２は各種マイクロプログラ
ムが格納されている制御記憶、３３は内部バスであるマ
イクロプロセッサバスである。３４はシステムバスイン
タフェース、３５はマイクロプロセッサバス３３上のデ
ータをデータ出力＃ＪＩＩｌ信号ＷＲＸに応じてシステ
ムバス１４に出力する（データ出力回路としての）ライ
トレジスタ、３６はシステムバス１４上のデータをデー
タ入力制御信号ＲＤｘに応じてマイクロプロセッサバス
３３に入力する（データ入力回路としての）リードレジ
スタである。
３７１〜３７にはマイクロプロセッサバス３３と端末装
置２０．〜２０にとの闇のデータ入出力を行なう（デー
タ入出力回路としての）ライン制御部、３８は計算１ｉ
ｏと端末装置２０．〜２０にとの間の入出力データを一
時保存するバッフ７メモリである。ライン制御部３７１
（１−１〜Ｋ）は、マイクロプロセッサバス３３上のデ
ータをデータ出力制御信号ＷＲＡＹに応じて端末装置２
０１に出力し、端末装置２Ｇ、からのデータをデータ入
力制御信号ＲＤ＋に応じてマイクロプロセッサバス３３
に入力する。またバッファメモリ３８は、データ入力制
御信号ＲＤＯに応じてデータ書込みを行ない、データ出
力制御信号ＷＲｏに応じてデータ読出しを行なう。
置２０．〜２０にとの闇のデータ入出力を行なう（デー
タ入出力回路としての）ライン制御部、３８は計算１ｉ
ｏと端末装置２０．〜２０にとの間の入出力データを一
時保存するバッフ７メモリである。ライン制御部３７１
（１−１〜Ｋ）は、マイクロプロセッサバス３３上のデ
ータをデータ出力制御信号ＷＲＡＹに応じて端末装置２
０１に出力し、端末装置２Ｇ、からのデータをデータ入
力制御信号ＲＤ＋に応じてマイクロプロセッサバス３３
に入力する。またバッファメモリ３８は、データ入力制
御信号ＲＤＯに応じてデータ書込みを行ない、データ出
力制御信号ＷＲｏに応じてデータ読出しを行なう。
３９はライン制御部３７１〜３７になど入出力制御チャ
ネル１３内のデータ入出力回路（データ出力回路）の出
力動作を個々に指示する出力用マツピングデコーダ、４
０はライン制御部３７１〜３７になど入出力制御チャネ
ル１３内のデータ入出力回路（データ入力回路）の入力
動作を個々に指示する入力用マツピングデコーダである
。出力用マツピングデコーダ３９は、マイクロプロセッ
サ３１から与えられる入出力回路（出力回路）識別情報
をデコードし、対応するデータ出力１１１１０信号’Ｗ
Ｒ＋（ｉは１，２゜・・・Ｋ、・−ｎのいずれか）を出
力する。入力用マツピングデコーダ４０は、マイクロプ
ロセッサ３１から与えられる入出力回路（入力回路）！
別情報をデコードし、対応するデータ入力制御信号ＲＤ
＋（ｉは１，２．・・・Ｋ、・・・ｎのいずれか）を出
力する。５０１〜５０にはデータ出力制御信号ＷＲｔＹ
〜ＷＲＫＹを出力するデータ出力制御信号合成回路（以
下、単に合成回路と称する）である。合成回路５０＋（
ｉ−１〜Ｋ）には、ライン制御部３７＋のデータ出力動
作を指示するデータ出力制御信号ＷＲｉ およびライト
レジスタ３５のデータ出力動作色指示するデータ出力制
御信号ＷＲｘが出力用マツピングデコーダ３９から供給
される。
ネル１３内のデータ入出力回路（データ出力回路）の出
力動作を個々に指示する出力用マツピングデコーダ、４
０はライン制御部３７１〜３７になど入出力制御チャネ
ル１３内のデータ入出力回路（データ入力回路）の入力
動作を個々に指示する入力用マツピングデコーダである
。出力用マツピングデコーダ３９は、マイクロプロセッ
サ３１から与えられる入出力回路（出力回路）識別情報
をデコードし、対応するデータ出力１１１１０信号’Ｗ
Ｒ＋（ｉは１，２゜・・・Ｋ、・−ｎのいずれか）を出
力する。入力用マツピングデコーダ４０は、マイクロプ
ロセッサ３１から与えられる入出力回路（入力回路）！
別情報をデコードし、対応するデータ入力制御信号ＲＤ
＋（ｉは１，２．・・・Ｋ、・・・ｎのいずれか）を出
力する。５０１〜５０にはデータ出力制御信号ＷＲｔＹ
〜ＷＲＫＹを出力するデータ出力制御信号合成回路（以
下、単に合成回路と称する）である。合成回路５０＋（
ｉ−１〜Ｋ）には、ライン制御部３７＋のデータ出力動
作を指示するデータ出力制御信号ＷＲｉ およびライト
レジスタ３５のデータ出力動作色指示するデータ出力制
御信号ＷＲｘが出力用マツピングデコーダ３９から供給
される。
第３図は合成回路５０１（ｉ＝１〜Ｋ）の構成を示すも
ので、５１はマイクロプロセッサ３１によりセット／リ
セットされるフリップフロップ（以下、Ｆ／Ｆと称する
）である。５２はＦ ／ Ｆ ５１のＱ出力信号および
上記データ出力制御信号Ｗ Ｒｘが供給されるアンドゲ
ート、５３はアンドゲート５２の出力信号および上記デ
ータ出力制御信号ＷＲ＋が供給されるオアゲートである
。オアゲート５３の出力信号は、前記データ出力制御信
号ＷＲ＋ Ｙとしてライン制御部３７１に供給される。
ので、５１はマイクロプロセッサ３１によりセット／リ
セットされるフリップフロップ（以下、Ｆ／Ｆと称する
）である。５２はＦ ／ Ｆ ５１のＱ出力信号および
上記データ出力制御信号Ｗ Ｒｘが供給されるアンドゲ
ート、５３はアンドゲート５２の出力信号および上記デ
ータ出力制御信号ＷＲ＋が供給されるオアゲートである
。オアゲート５３の出力信号は、前記データ出力制御信
号ＷＲ＋ Ｙとしてライン制御部３７１に供給される。
次に上記した構成の動作を、端末装置２Ｇ、から計算ｌ
ｌ１１０の主記憶１２に入力されたデータの“エコーバ
ック”を例にとって説明する。端末装置２０１からのデ
ータ入力の場合、出力用マツピングデコーダ３９はマイ
クロプロセッサ３１からの指示により、データ入力制御
信号ＲＤｒを発生する。このデータ入力制御信号ＲＤＩ
はライン制御部３７１に供給される。ライン制御部３７
１は、データ入力制御信号ＲＤ１に応じ、端末装置２０
１からの入力データをマイクロプロセッサバス３３上に
取込む。マイクロプロセッサバス３３上に取込まれたデ
ータは、バッファメモリ３８にバッファリングされる。
ｌ１１０の主記憶１２に入力されたデータの“エコーバ
ック”を例にとって説明する。端末装置２０１からのデ
ータ入力の場合、出力用マツピングデコーダ３９はマイ
クロプロセッサ３１からの指示により、データ入力制御
信号ＲＤｒを発生する。このデータ入力制御信号ＲＤＩ
はライン制御部３７１に供給される。ライン制御部３７
１は、データ入力制御信号ＲＤ１に応じ、端末装置２０
１からの入力データをマイクロプロセッサバス３３上に
取込む。マイクロプロセッサバス３３上に取込まれたデ
ータは、バッファメモリ３８にバッファリングされる。
バッファメモリ３８にバッファリングされた端末装置２
０１からの入力データは、マイクロプロセッサ３１の制
御ｌ（または図示せぬＤ Ｍ Ａ ＩＩＩ ｍ ＩＩ構
）により、マイクロプロセッサバス３３上に読出され、
ライトレジスタ３５およびシステムバス１４経出で上記
＠１２に転送される。このとき出力用マツピングデコー
ダ３９からライトレジスタ３５に対し、マイクロプロセ
ッサバス３３上に読出されたデータが同レジスタ３５か
らシステムバス１４上に送出されるように、データ出力
制御信号Ｗ Ｒｘが供給される。
０１からの入力データは、マイクロプロセッサ３１の制
御ｌ（または図示せぬＤ Ｍ Ａ ＩＩＩ ｍ ＩＩ構
）により、マイクロプロセッサバス３３上に読出され、
ライトレジスタ３５およびシステムバス１４経出で上記
＠１２に転送される。このとき出力用マツピングデコー
ダ３９からライトレジスタ３５に対し、マイクロプロセ
ッサバス３３上に読出されたデータが同レジスタ３５か
らシステムバス１４上に送出されるように、データ出力
制御信号Ｗ Ｒｘが供給される。
さて、端末装置２０１からの入力データの゛エコーバッ
ク”を必要とする場合、マイクロプロセッサ３１は、ラ
イン制御部３１１に対応して設けられた合成回路５０１
内のＦ／Ｆ５１をセットする。この結果Ｆ／Ｆ５１のＱ
出力信号は論理“０″から論理″１”に遷移する。Ｆ／
Ｆ５１のＱ出力信号はアンドゲート５２の一方の入力に
供給される。アンドゲート５２の他方の入力には、ライ
トレジスタ３５のデータ出力動作を指示するデータ出力
制御信号ＷＲＸが供給される。アンドゲート５２は、こ
の例のようにＦ ／ Ｆ ５１のＱ出力信号が論理“１
″の場合、上記データ出力制御信号Ｗ Ｒｘをそのまま
オアゲート５３に通過出力する。しかして、アンドゲー
ト５２から通過出力されたデータ出力制御信号Ｗ Ｒｘ
は、オアゲート５３を経由し、データ出力制御信号ＷＲ
ＩＹとしてライン制御部３７１に供給される。
ク”を必要とする場合、マイクロプロセッサ３１は、ラ
イン制御部３１１に対応して設けられた合成回路５０１
内のＦ／Ｆ５１をセットする。この結果Ｆ／Ｆ５１のＱ
出力信号は論理“０″から論理″１”に遷移する。Ｆ／
Ｆ５１のＱ出力信号はアンドゲート５２の一方の入力に
供給される。アンドゲート５２の他方の入力には、ライ
トレジスタ３５のデータ出力動作を指示するデータ出力
制御信号ＷＲＸが供給される。アンドゲート５２は、こ
の例のようにＦ ／ Ｆ ５１のＱ出力信号が論理“１
″の場合、上記データ出力制御信号Ｗ Ｒｘをそのまま
オアゲート５３に通過出力する。しかして、アンドゲー
ト５２から通過出力されたデータ出力制御信号Ｗ Ｒｘ
は、オアゲート５３を経由し、データ出力制御信号ＷＲ
ＩＹとしてライン制御部３７１に供給される。
ライン制御部３７１は、（合成回路５０１内の）オアゲ
ート５３からのデータ出力制御信号ＷＲｒ Ｙに応じ、
マイクロプロセッサバス３３上のデータを端末装置２０
１へ出力する。この場合、データ出力制御信号ＷＲＩＹ
は、上記したようにライトレジスタ３５の出力動作を指
示するデータ出力制御信号ＷＲＸに一致している。した
がって、この場合には、ライトレジスタ３５による端末
装置２０．からの入力データの計算機１０側への出力と
同時に、ライン制御部３７１による同データの端末装ｆ
ｌｆ２０＋への出力（即ち“エコーバック”）が行なわ
れる。
ート５３からのデータ出力制御信号ＷＲｒ Ｙに応じ、
マイクロプロセッサバス３３上のデータを端末装置２０
１へ出力する。この場合、データ出力制御信号ＷＲＩＹ
は、上記したようにライトレジスタ３５の出力動作を指
示するデータ出力制御信号ＷＲＸに一致している。した
がって、この場合には、ライトレジスタ３５による端末
装置２０．からの入力データの計算機１０側への出力と
同時に、ライン制御部３７１による同データの端末装ｆ
ｌｆ２０＋への出力（即ち“エコーバック”）が行なわ
れる。
上記したように、この実施例によれば、端末装置２０．
からの入力データを入出力制御チャネル１３が主記憶１
２に転送する際に、そのデータを端末装置！２０ｔに自
動的に“エコーバック”することができる。したがって
、この実施例によれば、“エコーバック”のために、計
算機の入出力処理に負荷がかかることはない。
からの入力データを入出力制御チャネル１３が主記憶１
２に転送する際に、そのデータを端末装置！２０ｔに自
動的に“エコーバック”することができる。したがって
、この実施例によれば、“エコーバック”のために、計
算機の入出力処理に負荷がかかることはない。
なお、前記実施例では、データ出力制御信号ＷＲｘをラ
イン制御部３７１に対するデータ出力制御信＠ＷＲ＋
Ｙとして用いることにより、端末装置２０、からの入力
データの“エコーバック”を可能とする場合について説
明したが、合成回路５０１に代えて第４図に示す合成回
路（データ出力制御信号合成回路）６０Ｉを用いること
により、入出力データのモニタリングも可能とすること
ができる。
イン制御部３７１に対するデータ出力制御信＠ＷＲ＋
Ｙとして用いることにより、端末装置２０、からの入力
データの“エコーバック”を可能とする場合について説
明したが、合成回路５０１に代えて第４図に示す合成回
路（データ出力制御信号合成回路）６０Ｉを用いること
により、入出力データのモニタリングも可能とすること
ができる。
第４図に示す合成回路６０＋ （ｉ−’１〜Ｋ）は、
レジスタ６１、セレクタ６２、Ｆ／Ｆ （フリップフロ
ップ）６３、アンドゲート６４およびオアゲート６５を
有している。マイクロプロセッサ３１は、合成回路６０
Ｉを用いて入出力データのモニタリングまたは端末装置
２０１からの入力データの自動“エコーバック”を行な
おうとする場合、Ｆ ／ Ｆ ６３をセットするととも
に、レジスタ６１に制御信号選択指定情報を設定する。
レジスタ６１、セレクタ６２、Ｆ／Ｆ （フリップフロ
ップ）６３、アンドゲート６４およびオアゲート６５を
有している。マイクロプロセッサ３１は、合成回路６０
Ｉを用いて入出力データのモニタリングまたは端末装置
２０１からの入力データの自動“エコーバック”を行な
おうとする場合、Ｆ ／ Ｆ ６３をセットするととも
に、レジスタ６１に制御信号選択指定情報を設定する。
この制御信号選択指定情報は、出力用マツピングデコー
ダ３９からのデータ出力Ｉｌｌ ＩＩ信号ＷＲ工〜ＷＲ
ルおよび入力用マツピングデコーダ４０からのデータ入
力制御信号ＲＤ！〜ＲＤａのうちの１つを指定する。出
力用マツピングデコ １−ダ３９からのデータ出
力制御信号Ｗ Ｒｔ〜Ｗ Ｒａおよび入力用マツピング
デコーダ４０からのデータ入力制御信号ＲＤ１〜ＲＤａ
は、セレクタ６２の入力に供給される。セレクタ６２は
、レジスタ６１に設定されている制御信号選択指定情報
に応じ、上記データ出力制御信号Ｗ Ｒ１〜Ｗ Ｒｎお
よびデータ入力制御信号ＲＤ１〜ＲＤ７１のうちの１つ
を選択する。セレクタ６２の選択信号は、アンドゲート
６４の一方の入力に供給される。アンドゲート６４の他
方の入力にはＦ ／ Ｆ ６３のＱ出力信号が供給され
る。
ダ３９からのデータ出力Ｉｌｌ ＩＩ信号ＷＲ工〜ＷＲ
ルおよび入力用マツピングデコーダ４０からのデータ入
力制御信号ＲＤ！〜ＲＤａのうちの１つを指定する。出
力用マツピングデコ １−ダ３９からのデータ出
力制御信号Ｗ Ｒｔ〜Ｗ Ｒａおよび入力用マツピング
デコーダ４０からのデータ入力制御信号ＲＤ１〜ＲＤａ
は、セレクタ６２の入力に供給される。セレクタ６２は
、レジスタ６１に設定されている制御信号選択指定情報
に応じ、上記データ出力制御信号Ｗ Ｒ１〜Ｗ Ｒｎお
よびデータ入力制御信号ＲＤ１〜ＲＤ７１のうちの１つ
を選択する。セレクタ６２の選択信号は、アンドゲート
６４の一方の入力に供給される。アンドゲート６４の他
方の入力にはＦ ／ Ｆ ６３のＱ出力信号が供給され
る。
アンドゲート６４は、Ｆ／Ｆ６３のＱ出力信号が論理“
１″の場合、セレクタ６２の選択信号をそのままオアゲ
ート６５に通過出力する。しかして、アンドゲート６４
から通過出力されたセレクタ６２の選択信号は、オアゲ
ート６５を経由し、データ出力制御信号ＷＲｉ Ｙとし
てライン制御部３１１に供給される。
１″の場合、セレクタ６２の選択信号をそのままオアゲ
ート６５に通過出力する。しかして、アンドゲート６４
から通過出力されたセレクタ６２の選択信号は、オアゲ
ート６５を経由し、データ出力制御信号ＷＲｉ Ｙとし
てライン制御部３１１に供給される。
したがって、もしセレクタ６２によってデータ出力１ｕ
ｌｌ信号ＷＲｘが選択されたならば、前記した場合と同
様に、“エコーバック”が行なわれる。これに対し、セ
レクタ６２によってデータ出力制御信号ＷＲｘ以外の制
御信号が選択されたならば、入出力データのモニタリン
グ動作が行なわれる。例えば、ライン制御部３７！に対
応して設けられる合成回路６Ｇｉ（ｉ−１）内のセレク
タ６３によってデータ出力制御信号ＷＲｕが選択された
場合には、ライン制御部３７Ｋからの出力データが、ラ
インｗ制御部３７１からも出力され、同データを端末装
置２（ｈでモニタすることができる。同様に、ライン制
御部３７１に対応して設けられる合成回路６Ｇ。
ｌｌ信号ＷＲｘが選択されたならば、前記した場合と同
様に、“エコーバック”が行なわれる。これに対し、セ
レクタ６２によってデータ出力制御信号ＷＲｘ以外の制
御信号が選択されたならば、入出力データのモニタリン
グ動作が行なわれる。例えば、ライン制御部３７！に対
応して設けられる合成回路６Ｇｉ（ｉ−１）内のセレク
タ６３によってデータ出力制御信号ＷＲｕが選択された
場合には、ライン制御部３７Ｋからの出力データが、ラ
インｗ制御部３７１からも出力され、同データを端末装
置２（ｈでモニタすることができる。同様に、ライン制
御部３７１に対応して設けられる合成回路６Ｇ。
（ｉ−１）内のセレクタ６３によってデータ入力制御信
号ＲＤにが選゛択された場合には、ライン制御部３７Ｋ
からの入力データが、ライン制御部３７１から出力され
、同データを端末装置２０１でモニタすることができる
。
号ＲＤにが選゛択された場合には、ライン制御部３７Ｋ
からの入力データが、ライン制御部３７１から出力され
、同データを端末装置２０１でモニタすることができる
。
［発明の効果］
以上詳述したようにこの発明によれば、“エコーバック
”を始めとする所望の入出力データのモニタリング機能
が、計算機の入出力処理に負荷をかけることなく実現で
きる。
”を始めとする所望の入出力データのモニタリング機能
が、計算機の入出力処理に負荷をかけることなく実現で
きる。
第１図はこの発明の一実施例に係る計算機システムのブ
ロック構成図、第２図は第１図に示す入出力制御チャネ
ルの内部構成図、第３図は第２図に示すデータ出力制御
信号合成回路の内部構成図、第４図はデータ出力制御信
号合成回路の他の実施例を示す図である。 １０・・・計算機、１１・・・ＣＰＵ、１２・・・主記
憶、１３・・・入出力制御チャネル（入出力インタフェ
ース）、２０、〜２０Ｋ・・・入出力端末装置、３１・
・・マイクロプロセッサ、３３・・・マイクロプロセッ
サバス、３５・・・ライトレジスタ、３６・・・リード
レジスタ、３７１〜３７Ｋ・・・ライン制御部、３９・
・・出力用マツピングデコーダ、４０・・・入力用マツ
ピングデコーダ、５０１〜５０Ｋ。 ５０ｉ、６０１・・・データ出力制御信号合成回路、５
１゜６３・・・フリップフロップ（Ｆ／Ｆ） 、５２．
６４・・・アンドゲート、５３．６５・・・オアゲート
。 出願人代理人 弁理士 鈴 江 武 彦第１図
ロック構成図、第２図は第１図に示す入出力制御チャネ
ルの内部構成図、第３図は第２図に示すデータ出力制御
信号合成回路の内部構成図、第４図はデータ出力制御信
号合成回路の他の実施例を示す図である。 １０・・・計算機、１１・・・ＣＰＵ、１２・・・主記
憶、１３・・・入出力制御チャネル（入出力インタフェ
ース）、２０、〜２０Ｋ・・・入出力端末装置、３１・
・・マイクロプロセッサ、３３・・・マイクロプロセッ
サバス、３５・・・ライトレジスタ、３６・・・リード
レジスタ、３７１〜３７Ｋ・・・ライン制御部、３９・
・・出力用マツピングデコーダ、４０・・・入力用マツ
ピングデコーダ、５０１〜５０Ｋ。 ５０ｉ、６０１・・・データ出力制御信号合成回路、５
１゜６３・・・フリップフロップ（Ｆ／Ｆ） 、５２．
６４・・・アンドゲート、５３．６５・・・オアゲート
。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (2)
- （１）固有のデータ入出力制御信号によりマイクロプロ
セッサバスと外部との間のデータ入出力を行なう複数の
入出力回路を備えた入出力インタフェースにおいて、任
意の上記入出力回路に対応して設けられ、マイクロプロ
セッサによりセット／リセットされるフリップフロップ
と、上記複数の入出力回路のうちの特定の入出力回路の
入出力動作を指示する第１の制御信号を上記フリップフ
ロップの状態に応じて取込む第１ゲート回路と、この第
１ゲート回路の出力信号と上記対応する入出力回路のデ
ータ出力動作を指示する第２の制御信号との論理和をと
り、その結果をデータ出力動作を指示する第３の制御信
号として上記対応する入出力回路に供給する第２ゲート
回路とを具備することを特徴とする入出力インタフェー
ス。 - （２）上記第１の制御信号は、上記マイクロプロセッサ
バス上のデータを主記憶に転送する入出力回路に対しデ
ータ出力動作を指示することを特徴とする特許請求の範
囲第１項記載の入出力インタフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300684A JPS61131149A (ja) | 1984-11-30 | 1984-11-30 | 入出力インタフエ−ス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300684A JPS61131149A (ja) | 1984-11-30 | 1984-11-30 | 入出力インタフエ−ス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131149A true JPS61131149A (ja) | 1986-06-18 |
Family
ID=17245176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25300684A Pending JPS61131149A (ja) | 1984-11-30 | 1984-11-30 | 入出力インタフエ−ス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131149A (ja) |
-
1984
- 1984-11-30 JP JP25300684A patent/JPS61131149A/ja active Pending
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