JPS61125142A - 電子装置 - Google Patents

電子装置

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JPS61125142A
JPS61125142A JP59246027A JP24602784A JPS61125142A JP S61125142 A JPS61125142 A JP S61125142A JP 59246027 A JP59246027 A JP 59246027A JP 24602784 A JP24602784 A JP 24602784A JP S61125142 A JPS61125142 A JP S61125142A
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JP
Japan
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substrate
pellets
electronic device
mother
attached
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English (en)
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Takeo Yamada
健雄 山田
Masayuki Shirai
優之 白井
Ken Okuya
謙 奥谷
Kanji Otsuka
寛治 大塚
Kunizo Sawara
佐原 邦造
Hiroshi Hososaka
細坂 啓
Kazuyoshi Sato
和善 佐藤
Akio Anzai
安斎 昭夫
Shigeo Kuroda
黒田 重雄
Michiaki Furukawa
古川 道明
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H01L2924/181Encapsulation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ベレットの取付に関し、電子装置の小型化、
多機能化、高速化に適用して有効な技術に関するもので
ある。
〔背景技術〕
電子装置は、通常プリント基板等の実装基板に半導体装
置等の種々の電子部品を実装して形成される。この実装
は、−aには実装置&板に形成されている電極に半導体
装置等の外部端子を半田付等で接続することにより行わ
れる。
ところで、電子装置には小型化および多機能化、高速化
の要請が強いために、前記半導体装置等を実装基板に高
密度で実装することが要求されている。
ところが、電子部品の中でも半導体装置は、通常ペレッ
トを内蔵するパッケージで形成されている。そのため、
半導体装置の実装密度はパンケージ寸法により制限され
ることになる。
一方、実装密度の向上の一方法として、1つのパンケー
ジに複数のベレットを搭載してなる半導体装置、たとえ
ば複数のベレットが取り付けられている、いわゆるマザ
ーチップを搭載してなる半導体装置を実装することが考
えられる。
しかし、この場合もマザーチップがパフケージに内蔵さ
れていることには変わりがないため、同様にパッケージ
寸法により実装基板への半導体装置の実装密度は制限さ
れることになり、その結果電子装置の小型化、多機能化
も制限されることになる。
また、電子装置の小型化、多機能化、高速化が進むに伴
い該装置の信頼性を保持または向上させるため放熱性向
上が必要になることが本発明者により見い出された。
なお、マザーチップを搭載してなる半導体装置について
は特開昭54−73564号に詳細に説明されている。
〔発明の目的〕
本発明の目的は、ペレットの取付に関し、電子装置の小
型化、多Il能化、高速化に適用してを効な技術を提供
することにある。
本発明の他の目的は、小型多機能の電子装置の信頼性向
上に適用してを効な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、マザーチップ等のベレットの1または2以上
を樹脂基板に直接取り付けることにより、実装時におけ
るペレット周囲のパンケージ部による基板面の占有を排
除することが可能となるので、該樹脂基板で形成されて
なる電子装置の小型化、多機能化および信号伝達経路の
短縮による高速化が達成できるものである。
また、動作時における発熱量の大きなベレットについて
は、熱伝導性が良好な放熱支持基板として、たとえばセ
ラミック基板に前記ベレットを取り付け、該セラミック
基板を、所定のくり均き部を存する樹脂基板に、該くり
ぬき部を塞ぐように直接または間接に取り付けることに
より、セラミック基板裏面より放熱を行わせることがで
きることにより、電子装置の信頼性向上をも達成するも
のである。
〔実施例1〕 第1図は本発明による実施例1である電子装置の一部を
、ベレットを切る面における概略断面図で示すものであ
る。
本実施例1の電子装置は、ガラス強化エポキシ樹脂から
なる樹脂基板1の上面に複数のマザーチップ2がシリコ
ーンゴム等のシリコーン系接着剤3で取り付けられてな
るものであり、該マザーチップ2は基板l上面に敷設さ
れている銅配線4とアルミニウムワイヤ5で電気的に接
続されており、また基板l上面にはアルミニウム製の枠
体6がシリコーン系接着剤3aで取り付けられ、該枠体
6上端にはアルミニウム製のキャップ7が同じくシリコ
ーン系接着剤3bで取り付けられ、内部が封止されてな
るものであり、さらにマザーチップ2は、いわゆるゲル
状樹脂、たとえばシリコーンゲル8で全体が被覆されて
なるものである。なお、マザーチップ2は、その上面に
複数のペレット9が半田バンプ10でフェイスダウンボ
ンディングされてなるものであり、ペレット9は該マザ
ーチップ上面に形成されている電極および配線(図示せ
ず。)を介して他のペレット9またはワイヤ5と電気的
に接続されているものである。
なお、ここでペレット9およびマザーチップ2はともに
シリコン単結晶からなる半導体基板で形成されてなるも
のである。
ペレット9には周知の方法により形成された半導体素子
からなる集積回路が形成されている。マザーチップ2上
には、フォトリソグラフィ技術により微細な配線が多層
にわたって形成される。さらに必要に応じて、マザーチ
ップ2を形成する半導体基板内に配線の終端抵抗を設け
てもよい。
本実施例1の特徴は、通常はパッケージソゲされて用い
られるマザーチップ2を、これまた通常は半導体装置等
の実装に用いられる樹脂基板1に直に取り付けたことに
ある。
すなわち、このように実装基板1にマザーチップ2を直
接取り付けることにより、通常はパッケージで占められ
る基板1上面のスペースを排除することができることに
より、マザーチップ2を高密度で基板l上に取り付ける
ことが可能となるものである。
それ故に、多数のペレットまたは他の電子部品を搭載し
て完成される電子装置について、小型化、多機能化、高
速化が容易に達成できるものである。
また、本実施例1の電子装置は、搭載するマザーチップ
2の一つ一つを枠体6およびキャップ7で封止している
ことにも特徴があるものである。
すなわち、基板1上に取り付ける他の電子部品等との関
係で1つのマザーチップを孤立した状態で形成せざるを
得ない場合であって、かつ該マザーチップ2を耐温性、
信韻性向上等のためにシリコーンゲル8で被覆する必要
がある場合は、有効に対応できるものである。
なお、本実施例1の電子装置は、通常のペレット取付技
術を適用することにより容易に形成できるものであるが
、樹脂基板のソリ等の歪をペレットに伝えないため軟質
の材料による取り付けがよく、シリコーン系接着剤3に
よりペレットを欧り付けている。
〔実施例2〕 第2図は、本発明による実施例2である電子装置の一部
を、ペレットを切る面における概略断面図で示すもので
ある。
本実施例2の電子装置は、実装基板である樹脂基+ff
i 1に直接マザーチップ2を取り付けて形成されてな
る点においては、前記実施例1と同様である。ただ、枠
体6およびキャップ7により封止されているマザーチッ
プ2が複数であることに違いがあるものである。
すなわち、第2図において左から2つのマザーチップ2
aおよび2bは、基板上の配線4とワイヤボンディング
されていると同時に、互いにワイヤボンディングされ、
マザーチップ2aおよび25間の電気的接続をも行って
いる。
また、右端のマザーチップ2Cは、配Ns4とフィンガ
ーリード2で電気的に接続されてなるもので、いわゆる
テープキャリアを採用して容易に取り付けが達成される
ものである。
本実施例2の電子装置は、マザーチップ2が近接して取
り付けられている場合に、特に有効である。
また、マザーチップ2が極めて近接しているため、ベレ
ット間の信号配線を短くすることができ、電気抵抗低減
、配線間の容量低減を達成できる。
さらに、前記実施例1についても同様であるが、パフケ
ージ形成することなく、直接基板にペレット取り付けを
行っているため、大巾なコスト低減が達成できるもので
ある。
〔実施例3〕 第3図は、本発明による実施例3である電子装置の一部
を、搭載するペレットを切る面における概略断面図で示
したものである。
本実施例3の電子装置は、電子部品等の実装用の樹脂基
板1にペレットの1つであるマザーチ。
ブ2をパンケージングすることなく基板lに形成されて
いる配線4とワイヤ5で電気的に接続せしめたこと、マ
ザーチップをシリコーンゲル8で被覆したこと、枠体6
およびキャップ7で封止したこと等は、前記実施例1ま
たは2と共通しているが、マザーチップ2の取付方法が
相違するものである。
すなわち、マザーチップ2を直に基板面に取り付けるの
ではなく、セラミック基板12であるシリコーンカーバ
イドを主成分とする基板にシリコーン系接着剤3でマザ
ーチップ2が取り付けられているものを用意し、該セラ
ミック基板12を予め所定のくりぬき部を設けておいた
樹脂基板lの裏面に、該くりぬき部を塞ぐようにシリコ
ーン系接着剤3cで取り付けることにより、マザーチッ
プ2の樹脂基板lへの間接的取付を達成したものである
シリコーンカーバイドを主成分とする基板は、特開昭5
7−2591号公報に詳細に説明されている。この基板
は0.1〜3.5重量%のベリリウムを含むシリコーン
カーバイドからなるホントプレスによる焼結体で、電気
絶縁性、熱伝導性に優れ、シリコンに近い熱膨張係数を
有している。
本実施例3の電子装置では、ペレット取付用のセラミッ
ク基板12の裏面が外部に露出する構造になっており、
かつ咳セラミック基板12がシリコーンカーバイドを主
成分として形成されている。
寸法が大なるペレットを信頼性良(取り付けるためには
、ペレット取付用の基板とペレットの熱膨張係数が近い
事が望ましい。
シリコーンカーバイドはシリコンと熱膨張係数が近位し
ており、かつ熱伝導係数は金属アルミニウムと同程度の
大きさである。このため、ペレット9が動作時に多量の
発熱を伴うものであっても、それも多数個取り付けられ
ているものであっても、主にセラミツク基板12裏面よ
り効率良く放熱を行うことができる。このため、マザー
チップ2の取付信頼性を向上させると共に電子装置の信
頼性を向上させることができるものである。
〔実施例4〕 第4図は、本発明による実施例4である電子装置の一部
を、搭載するペレットを切断する面における概略断面図
で示したものである。
本実施例4の電子装置は、前記実施例3と基本的には同
一のものであり、その放熱性能をさらに向上せしめたも
のである。
すなわち、前記実施例3におけるセラミック基板12を
アルミニウムからなる放熱フィン13の裏面にシリコー
ン系接着剤3dで取り付け、該放熱フィンをその裏面周
囲で樹脂基板lにくりぬき部を塞ぐように取り付け、結
果としてマザーチップ2の樹脂基板1への取り付けを達
成するものである。
本実施例4は、熱伝導性の優れたノリコーンカーバイド
を主成分とするセラミック基板12にヒートシンクとし
て放熱フィン13が接合されているので、極めて放熱性
の大きい電子装置を提供できるものである。
〔効果〕
[11,1または2以上のペレットを樹脂基板に直接取
り付けることにより、実装時におけるペレット周囲のパ
ンケージ部による前記基板面の占有を排除することが可
能となるので、ペレットを高密度に実装してなる電子装
置を提供することができる。
(2)、ペレットとしてマザーチップを用いることによ
り、さらに実装密度と信頼性を向上させることができる
(3)、前記(1)により、小型で多機能を備えた電子
装置を提供できる。
(4)、前記+11により、樹脂基板に形成されている
配線の長さを短縮することができるので、配線抵抗を低
減できる。
(5)、前記(4)に示す配線長さの短縮により、配線
間の容量を低減できるので、クロストーク現象を防止で
きる。
(6)、前記(4)に示す配線長さの短縮により、ペレ
ット間等の交信速度の向上が可能となる。
(7)、樹脂基板に取り付けられた枠体および該枠体上
端に取り付けられたキャップで1または2以上のベレッ
トを、シリコーンゲルで被覆する状態で封止することに
より、所定のベレットについて耐湿性等の信頼性を向上
させることができる。
(8)、ペレットと基板の配線との間またはペレット間
をワイヤで電気的接続を行うことにより、通常のワイヤ
ボンディング技術を採用することができる。
(9)、ペレツトと基板の配線との電気的接続をフィン
ガーリードで行うことにより、テープキャリアを用いる
ギヤングボンディングが可能である。
Ql、樹脂基板の所定位置にくり均き部を設け、該くり
ぬき部を塞ぐように、1または2以上のベレットが取り
付けられているセラミック基板を取り付けることにより
、セラミック基板の裏面から放熱が可能となるので、放
熱性を備えた電子装置を提供できる。
αυ、セラミック基板をシリコーンカーバイドを主成分
とする材料で形成することにより、これら材料はシリコ
ンと熱膨張係数が近似している上に熱伝導性が大きいの
で、信頼性が高く放熱性が大きな電子装置を提供するこ
とができる。
叫、前記OIに示したセラミック基板が取り付けられて
いるヒートシンクを、前記(10)と同樟に樹脂基板に
取り付けることにより、放熱性をさらに高めることがで
きるので、橿めて高い放熱性を備えた電子装置を提供で
きる。
α場、ペレットをパフケージングすることなく基板に直
接取り付けるため、電子装置の大巾なコスト低減が達成
できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例では、−、賞して同一のマザーチップ
を適用したものについて説明したが、lチップからなる
通常のベレットを適用するものであっても良く、またマ
ザーチップについても一種類に限るものでないことはい
うまでもない。
また、実施例ではベレット9およびマザーチップ2はと
もにシリコンで形成されてなるものとしたが、用途に応
して他のゲルマニウム等の半導体や、GaAs、InA
3等の化合物半導体でも形成可能であることはいうまで
もない。
また、全てのマザーチップがノリコーンゲルで被覆され
た状態で封止されているものについて説明したが、これ
に限るものでなく被覆しないものであっても、また他の
保護材料で被覆するものであっても良い。
さらに、被覆の範囲はマザーチップ上のみであっても良
いことはいうまでもない。
ゲル状樹脂はシリコーンゲルの場合についてのみ示した
が、ゲルの特性を示すものであれば他の樹脂であっても
よい。
樹脂基板はガラス強化エポキン樹脂としたが、Au、G
u、A1.Ni、W、Crの金属、またはこれらを主成
分とする合金およびその組み合わせからなる配線を持つ
ものであれば、複数の樹脂の複合あるいは金属、あるい
はセラミックとの複合により形成されてもよい。
実施例!では、封止されている2つのマザーチップが隣
接して形成されているものについて示したが、これはあ
(までも電子装置の一部を示すものであり、多数のマザ
ーチップが他の部品とともに分散して取り付けられてい
るものであっても良い。
実施例2では、複数のベレットが封止されているものを
1つで図示したが、当然に実施例1と同様に複数が取り
付けられているものであり、それも図示したものと同一
のものに限られないことはいうまでもない、なお、第2
図に示すように、ベレットと基板の配線またはペレット
間等の接続は図示したものに限るものではない。
実施例3については、シリコーンカーバイドを主成分と
する基i裏面にヒートシンクを取り付けたものであって
も良く、また、マザーチップを前記基板への取り付けも
金−ンリコン共晶、金−賜ろう剤等の金属で接合し、放
熱性を更に高めたものであっても良いことはいうまでも
ない。
また、実施例3では放熱支持基板をノリコーンカーバイ
ドを主成分とする基板としたが、その他の材料、たとえ
ば窒化アルミニウム等のセラミック、42ニッケル合金
、コバール等の金属としても目的を達成できることはい
うまでもない。
実施例4については、ヒートシンクとして放熱フィンを
採用しているが、水冷によるヒートシンクを取り付ける
ものであっても良いことはいうまでもない。
また、実施例3および4については、複数のマザーチッ
プを封止してなるものを1つで示したが、あ(までも電
子装置の一部であり、同様の封止物が他の部品とともに
複数取り付けられていることはいうまでもない。
さらに、実施例1〜4までのものを任意に組み合わせて
、他の部品とともに同一樹脂基板に取り付けてなるもの
であっても良い。
なお、樹脂基板へのベレット取付は上面にのみ行ったも
のについて説明したが、同時に裏面にも取り付けてなる
ものであっても良いことはいうまでもなく、裏面部には
、ペレット自体でなくバフケージングされてなる通常の
半導体装置を取り付けることも可能である。また、チッ
プのマザーボードへの取り付けはフェイスダウンボンデ
ィング以外の技術で行ってもよい。
また、枠体およびキャンプは、電子装置自体のパフケー
ジを形成するものであっても良い。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるコンピュータ等の電
子装置に適用した場合について説明したが、それに限定
されるものではなく、たとえば、パッケージ基板が樹脂
で形成されているマルチチップモジュール等の半導体装
置またはいわゆるチップオンボード等の半導体に適用し
て有効な技術である。
【図面の簡単な説明】
第1図は、本発明による実施例1である電子装置を示す
概略部分断面図、 第2図は、本発明による実施例2である電子装置を示す
概略部分断面図、 第3図は、本発明による実施例3である電子装置を示す
概略部分断面図、 第4図は、本発明による実施例4である電子装置を示す
概略部分断面図である。 1・・・樹脂基板、2,2a、2b、2cm−・マザー
チップ、3.3a、3b、3c、3d−・・接着剤、4
・・・配線、5・・・ワイヤ、6・・・枠体、7・・・
キャンプ、8・・・シリコーンゲル、9・・・ベレット
、10・・・バンブ電極、11・・・フィンガーリード
、12・・・セラミック基板、I3・・・放熱フィン。 第  1  図 第  2  図

Claims (1)

  1. 【特許請求の範囲】 1、樹脂基板に1または2以上のペレットが取り付けら
    れてなる電子装置。 2、ペレットがマザーチップであることを特徴とする特
    許請求の範囲第1項記載の電子装置。 3、1または2以上のペレットが、基板面に取り付けら
    れている枠体および該枠体上端に取り付けられているキ
    ャップで封止されていることを特徴とする特許請求の範
    囲第1項記載の電子装置。 4、ペレットがゲル状樹脂被覆されていることを特徴と
    する特許請求の範囲第1項、第2項または第3項記載の
    電子装置。 5、ペレットが基板に形成されている電極とワイヤで接
    続されていることを特徴とする特許請求の範囲第1項、
    第2項または第3項記載の電子装置。 6、ペレットが基板に形成されている電極とフィンガー
    リードで電気的に接続されていることを特徴とする特許
    請求の範囲第1項、第2項または第3項記載の電子装置
    。 7、ペレット間が電気的に直接接続されていることを特
    徴とする特許請求の範囲第1項、第2項または第3項記
    載の電子装置。 8、1または2以上のペレットが取り付けられている1
    または2以上の放熱支持基板が、樹脂基板に該基板のく
    りぬき部を塞ぐ如く取り付けられてなる電子装置。 9、ペレットがマザーチップであることを特徴とする特
    許請求の範囲第8項記載の電子装置。 10、1または2以上のペレットが樹脂基板面に取り付
    けられている枠体および該枠体上端に取り付けられてい
    るキャップで封止されていることを特徴とする特許請求
    の範囲第8項または第9項記載の電子装置。 11、ペレットがゲル状樹脂で被覆されていることを特
    徴とする特許請求の範囲第8項、第9項または第10項
    記載の電子装置。 12、ペレットが樹脂基板または放熱支持基板に形成さ
    れている電極とワイヤで電気的に接続されていることを
    特徴とする特許請求の範囲第8項、第9項または第10
    項記載の電子装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0778617A3 (en) * 1995-12-05 1999-03-31 Lucent Technologies Inc. Electronic device package enclosed by pliant medium laterally confined by a plastic rim member
EP0778616A3 (en) * 1995-12-05 1999-03-31 Lucent Technologies Inc. Method of packaging devices with a gel medium confined by a rim member

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0778617A3 (en) * 1995-12-05 1999-03-31 Lucent Technologies Inc. Electronic device package enclosed by pliant medium laterally confined by a plastic rim member
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