JPS61123970A - Data transmission control system - Google Patents
Data transmission control systemInfo
- Publication number
- JPS61123970A JPS61123970A JP24573084A JP24573084A JPS61123970A JP S61123970 A JPS61123970 A JP S61123970A JP 24573084 A JP24573084 A JP 24573084A JP 24573084 A JP24573084 A JP 24573084A JP S61123970 A JPS61123970 A JP S61123970A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- counter
- value
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置と入出力制御装置との間のデータ
転送に関するもので、情報処理装置側と入出力制御装置
側とのバッファの大きさが異なる場合の入力制御装置に
おけるデータ転送制御に係るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to data transfer between an information processing device and an input/output control device, and the present invention relates to data transfer between an information processing device and an input/output control device. The present invention relates to data transfer control in an input control device when the input signals are different.
入出力制御装置は通常情報処理装置との閣のデータ転送
に用いるバッファを有していて、パ、７７に格納したデ
ータをパス上に送出したり、パス上のデータをバッファ
に格納することによつてデータの送受信を行なっている
。このようなバッファは複数個設けられ、各バッファは
ヘッダ内Ｋ「次のバッファのアドレス」、「有効データ
開始位置」、「データバイト数」等の情報を持っていて
、データが長くて１個のバッファでは足シないようなと
きは、ヘッダの情報を用いて必要な数だけバッファを連
鎖（チェーン）させて用いる。The input/output control device usually has a buffer used for data transfer with the information processing device, and is used to send data stored in the path 77 onto the path or store data on the path in the buffer. Therefore, data is sent and received. Multiple such buffers are provided, and each buffer has information such as "address of next buffer", "valid data start position", and "number of data bytes" in the header K. When there are not enough buffers, the header information is used to chain as many buffers as needed.
情報処理装置が入出力制御装置からデータを読み込む（
入力する）場合には情報処理装置側で予めデータ長を認
識出来ないことが多い。そのため、情報処理装置は自己
のパ、７手長に相当するデータを読み込むべきＲＥＡＤ
コマンドを次々とコマンドチェーンすることによシ対処
していた。The information processing device reads data from the input/output control device (
(input), it is often not possible for the information processing device to recognize the data length in advance. Therefore, the information processing device uses READ to read data corresponding to its own path and seven lengths.
The solution was to chain commands one after the other.
以下、このような従来の制御について、入出力制御装置
が通信制御処理装置である場合について図面を用いて説
明する。Hereinafter, such conventional control will be described with reference to the drawings in a case where the input/output control device is a communication control processing device.
第３図は通信制御処理装置の接続関係を示す図で、１は
通信制御処理装置、２は回線対応書、３はプロセッサ、
４はメモリ、５はチャネルアダプタ、６は情報処理装置
、７はブロックマルチプレフナチャネル、８は通信回線
、９はデータバスを表わしている。FIG. 3 is a diagram showing the connection relationship of communication control processing devices, where 1 is a communication control processing device, 2 is a line correspondence book, 3 is a processor,
4 is a memory, 5 is a channel adapter, 6 is an information processing device, 7 is a block multiplier channel, 8 is a communication line, and 9 is a data bus.
第４図はバッファと制御語を説明する図で、４は通信制
御処理装置のメモ＋７．１０−１２はバッファ、１３１
〜１３４は制御語、１４〜１６はヘッダを表わしている
。各バッファおよび制御語の左肩に付した数字（１００
０，１３００など）はそれぞれの領域の先頭アドレスを
示すものである。そして、各バッファには情報処理装置
に入力されるデータが格納され、それらのデータについ
ての情報がそれぞれのバッファのへｙｆＫ例えば次のよ
うに表示される。Figure 4 is a diagram explaining buffers and control words, where 4 is a memo of the communication control processing device +7, 10-12 is a buffer, 131
-134 represent control words, and 14-16 represent headers. The number (100) attached to the left shoulder of each buffer and control word
0, 1300, etc.) indicates the start address of each area. Data input to the information processing device is stored in each buffer, and information about the data is displayed in each buffer as yfK, for example, as follows.
ヘッダ１４にはデータがバッファ１０の２０バイト目（
１０２８番地）より始まシ２２０バイトの長さであって
、次のバッファが１３００番地から始まることが示され
ている。Header 14 contains data at the 20th byte of buffer 10 (
The buffer is 220 bytes long, starting at address 1028), and the next buffer starts at address 1300.
ヘッダ１５にはデータがパフ７７１１のデータ域の先頭
（１３０８番地）より始まシ２４０バイトの長さで、次
のバッファが１６００番地から始まることが示されてい
る。The header 15 indicates that the data starts from the beginning of the data area of the puff 7711 (address 1308) and has a length of 240 bytes, and that the next buffer starts from address 1600.
ヘッダ１６にはデータがバッファ１２のデータ域の先頭
（１６０８番地）よシ始ま、！０１００バイトの長さで
、データはここ迄で終シ（次のバッファのアドレスが０
であることＫよシ示される）であることが示されている
。The header 16 contains data starting from the beginning of the data area of the buffer 12 (address 1608)! The length is 0100 bytes, and the data ends here (the address of the next buffer is 0).
It is shown that K).
これらのデータは第３図に示すチャネルアダプタ５を経
由して情報処理装置６に送られを力ζ情報処理装置側の
バッファが例えば２００バイトであるとき、メモリ４内
の制御語１３の各区画には下記のような制御情報がプロ
セッサ３によって格納され、これによってチャネルアダ
プタ５がデータの転送を制御する（情報処理装置側のバ
ッファ長（ここでは２００バイト）は通信制御処理装置
の制御プログラムのシステム生成の時などに与えられる
。）。These data are sent to the information processing device 6 via the channel adapter 5 shown in FIG. The following control information is stored by the processor 3, and the channel adapter 5 controls data transfer based on this information (the buffer length on the information processing device side (200 bytes here) is determined by the control program of the communication control processing device. (Given during system generation, etc.).
制御＝Ｚａ、には１０２８番地から２００バイトをチャ
ネルに転送して、正常に転送が終了したときには次の１
−ＬＥＡＤコマ／ドにチェインすぺきことを指示する内
容が示される。以下、同様に制御語１３． Ｋは１２２
８番地から２０バイトを、制御語１３．には１３０８番
地から１８０バイトを、制御語１３４には１４８８番地
から６０バイトを制御語１３．には１６０８番地から１
００バイトを転送すべきことが示される。そして・、実
際のデータ転送は次のように行なわれる。Control = Za, transfers 200 bytes from address 1028 to the channel, and when the transfer is completed normally, the next 1
-Contents indicating that the LEAD command should be chained are shown. Hereinafter, control word 13. K is 122
20 bytes from address 8, control word 13. 180 bytes from address 1308 for control word 134, and 60 bytes from address 1488 for control word 13. 1608 to 1
It is indicated that 00 bytes should be transferred. Then, actual data transfer is performed as follows.
すなわち、第３図のプロセッサ３はこのような制御語を
作成した後、チャネルアダプタ５に対して制御語の先頭
番地が“２０００ ’であることを通知する。That is, after the processor 3 in FIG. 3 creates such a control word, it notifies the channel adapter 5 that the starting address of the control word is "2000'."
チャネルアダプタ５は情報処理装置６から最初のＲＥＡ
Ｄコマンドを受領すると、サイクルスチールにより最初
の制御語１３□を２０００番地から受取シ、その指示に
従って１０２８番地から２００バイトのデータを転送し
て、その終結状況を報告し、次のＲＥＡＤコマンドに対
して制御語１３． 、１３．によ′シ更に２００バイト
のデータを転送する。以下、この様な制御によシ次々と
データを転送して制御語１３．に対応するデ−夕転送が
終了し九とき以降に制御語が無いことからデータの終了
を知ってプロセッサ３に割シ込みをかける。プロセ、ｆ
′３はデータの転送状態を確認して正常であれば、情報
処理装置６に対して「デバイス終了、例外」を報告する
ことをチャネルアダプタ５に指示する。The channel adapter 5 connects the information processing device 6 to the first REA.
When the D command is received, the first control word 13□ is received from address 2000 by cycle steal, 200 bytes of data is transferred from address 1028 according to the instructions, the completion status is reported, and the next READ command is sent. Control word 13. , 13. Then another 200 bytes of data are transferred. Thereafter, data is transferred one after another under such control and the control word 13. Since there is no control word after 9 o'clock when the data transfer corresponding to 9 is completed, the end of the data is known and an interrupt is issued to the processor 3. prose, f
'3 confirms the data transfer status and, if normal, instructs the channel adapter 5 to report "device termination, exception" to the information processing device 6.
〔発明が解決しようとする問題点３
以上説明した従来の制御方法においては、データ転送に
際し入出力制御装置のプロセッサが制御語を生成するが
、情報処理装置側のバッファ長が短い場合は、多数の制
御語を生成しなければならないので、プロセッサの処理
能力に影響を与えると言う欠点があった。[Problem to be Solved by the Invention 3] In the conventional control method described above, the processor of the input/output control device generates a control word when transferring data, but if the buffer length on the information processing device side is short, many control words are generated. Since the control word must be generated, it has the disadvantage that it affects the processing power of the processor.
１？、、近年、入出力制御装置が高性能化してメモリ量
やバッファ長が大きくなるくつれ、従来の制御語長（例
えば４バイト）では情報量が不足するのでその拡張が必
！！（例えば８バイト）となって来ているが、これが制
御語の格納域の大きさや、チャネルアダプタとの間の受
渡しに係る既設の仕様やハードウェアとの関係によって
種々の制約を受けると言う問題点を生じていた。1? ,,In recent years, as input/output control devices have become more sophisticated and the amount of memory and buffer length has increased, the amount of information is insufficient with the conventional control word length (for example, 4 bytes), so it is necessary to expand it! ! (for example, 8 bytes), but this is subject to various restrictions depending on the size of the storage area for control words, existing specifications related to exchange with channel adapters, and relationship with hardware. It was causing a point.
本発明はこのような従来の問題点に鑑み従来のような制
御語を必要としないデータ転送方式を提供することを目
的としている。In view of these conventional problems, it is an object of the present invention to provide a data transfer method that does not require conventional control words.
そしてこの目的は本発明によれば特許請求の範囲に記載
のとお夛、プロセッサとメモリとチャネルアダプタとを
有しメモリに設けた複数個のバッファを用いて該バッフ
ァと容量の異なるバッファを有する上位装置との間でデ
ータ転送を行なう入出力制御装置において、プロセッサ
内にメモリに設けたバッファの先頭アドレス値を保持す
る手段を設けると共に１チヤネルアダプタ内に上位装置
のバッファ長を保持するレジスタＡとデータの転送開始
に当って１バッファ内の転送すべきデータ長をセットす
るカラ／りＢおよびレジスタＡの値をセットするカウン
タＣとを設け、上位装置からの指示によるデータの転送
に際してはカウンタＢおよびカウンタＣの値から転送し
たデータ長を逐次減算して、カウンタＣの値が＠０＃に
なつ九とき、カウンタＢの値が″０”でなければレジス
タＡの値をカウンタＣにセットして、新らたに上位装置
の指示を受けてデータの転送を再開し、カウンタＢの値
がｍ Ｏａになったときにデータの転送を終了するが、
このとき次のバッファに継続して転送すべきデータが存
在する場合は該バッファのヘッダから読み出したデータ
長の値をカウンタＢにセットして、データの転送を行な
うことを特徴とするデータ転送制御方式によシ達成され
る。According to the present invention, this object is achieved by using a plurality of buffers provided in the memory, including a processor, a memory, and a channel adapter, and having a buffer having a different capacity from the buffer. In an input/output control device that transfers data to and from a device, means is provided in the processor for holding the start address value of a buffer provided in memory, and a register A for holding the buffer length of the host device is provided in one channel adapter. A counter B is provided to set the data length to be transferred in one buffer at the start of data transfer, and a counter C is provided to set the value of register A. Then, the transferred data length is successively subtracted from the value of counter C, and when the value of counter C becomes @0#, if the value of counter B is not "0", set the value of register A to counter C. Then, data transfer is restarted upon receiving a new instruction from the host device, and data transfer is terminated when the value of counter B reaches m Oa.
At this time, if there is data to be continuously transferred to the next buffer, the data length value read from the header of the buffer is set in counter B, and the data is transferred. This is achieved through a method.
第１図は本発明の１実施例を示すプロ、り図であって、
６，７は第３図と同様であ、？、１７は入出力制御装置
、１８はプロセッサ、１９はメモリ、２０はチャネルア
ダプタ、２１．２２はレジスタ、２３．２４はカラ／り
を表わしている。FIG. 1 is a professional diagram showing one embodiment of the present invention,
6 and 7 are the same as in Figure 3, and ? , 17 is an input/output control device, 18 is a processor, 19 is a memory, 20 is a channel adapter, 21.22 is a register, and 23.24 is a color controller.
レジスタ２１はアドレスポインタとして使用されるもの
であって、プロセッサ１８とチャネルアダプタ２０間で
バッファ位置の通知やサイクルスチールの制御に用いら
れる。レジスタ２１には情報処理装置側のバッファ長を
格納する。The register 21 is used as an address pointer, and is used to notify the buffer position and control cycle stealing between the processor 18 and the channel adapter 20. The register 21 stores the buffer length on the information processing device side.
カウンタ２３および２４は転送すべきデータ長をセット
するもので、データの転送に伴ってその値を減すること
Ｋよシ、データの転送量やデータ転送の終結を知ること
が出来る。The counters 23 and 24 are used to set the data length to be transferred, and by decrementing the value as the data is transferred, the amount of data transferred and the end of the data transfer can be known.
第２図はメモリ内のバッファを示す図で２５゜〜２５．
はそれぞれバッファ、２６□〜２６３はそれぞれ各バッ
ファのヘッダを表わしている。FIG. 2 is a diagram showing a buffer in memory.
represent buffers, and 26□ to 263 represent headers of each buffer.
以下、第１図および第２図を用いて本発明の実施例につ
いて説明する。Embodiments of the present invention will be described below with reference to FIGS. 1 and 2.
チャネルアダプタ２０はプロセッサ１８のレジスタ２１
に格納されている情報によって、メモリ上の先頭のバッ
ファのアドレスを知ることが出来るから、情報処理装置
６からのＲＥＡＤコマンドを受は九とき、メモリ１９の
該アドレス（ハｙ ；’ア２５．）Ｋアクセスしてヘッ
ダ２６゜を読み出すことが出来る。The channel adapter 20 is connected to the register 21 of the processor 18.
Since the address of the first buffer in the memory can be known from the information stored in the memory 19, when the READ command from the information processing device 6 is received, the corresponding address in the memory 19 (Yes; 'A25. )K access to read the header 26°.
そして該ヘッダ２６．の内容によシデータの格納されて
いるアドレスやデータの大きさを知ることが出来る。and the header 26. You can know the address where the data is stored and the size of the data based on the contents.
情報処理装置６からＲＥＡＤコマンドを受けたチャネル
アダプタ２０はメモリ１９上のバッファ２５．のヘッダ
２６．から読み出したデータ長の値をカウンタ２３にセ
ットすると共にレジスタ２２の値をカウンタ２４にセッ
トする。そして、バッファ２５１の有効域からデータを
読み出してカウンタ２３と２４を減算しつつ情報処理装
置６に向けてデータを送出する。カウンタ２４の値がＯ
Ｋなるとチャネルアダプタ２０は情報処理装置６に対し
て状Ｉｍ（チャネル終了、デバイス終了）を報告するこ
とＫよシ次のＲＥＡＤコマンドを要求する。次のＲＥＡ
Ｄコマンドが発せられるとカウンタ２４にレジスタ２２
の値を再びセットシてデータの転送を再び開始する。The channel adapter 20 that receives the READ command from the information processing device 6 writes the buffer 25 . Header 26. The value of the data length read from is set in the counter 23, and the value of the register 22 is set in the counter 24. Then, data is read from the effective area of the buffer 251 and sent to the information processing device 6 while decrementing the counters 23 and 24. The value of counter 24 is O
When K is reached, the channel adapter 20 requests the information processing device 6 to report the status Im (channel end, device end) and to issue the next READ command. Next REA
When the D command is issued, the register 22 is stored in the counter 24.
Set the value again and start data transfer again.
そしてカウンタ２３の値がＯＫなったとき、パ、７ア２
５１のデータの転送は終了するが、次のバッファにチェ
ーンすべき場合（チェーンすべきか否かはバッファのヘ
ッダの情報によシ識別している）は次のバッフｆ２５！
のヘッダ２６．から読みだしたデータ長の値をカウンタ
２３にセットして前述し九手順と同様な制御によシ後続
のデータを情報処理装置６に対して転送する。Then, when the value of counter 23 becomes OK, Pa, 7A2
The transfer of data f25! is completed, but if it should be chained to the next buffer (whether or not it should be chained is determined by the information in the header of the buffer), the next buffer f25!
Header 26. The value of the data length read from is set in the counter 23, and subsequent data is transferred to the information processing device 6 using the same control as in the ninth procedure described above.
このようＫして一連のデータの総ての転送が終了したと
き（カフ／り２３の値がＯＫなシ、次のバッファのチェ
ーンがないとき）Ｋは情報処理装置６に状態（チャネル
終了）を報告すると共に、レジスタ２１には最後のバッ
ファの先頭アドレスを残しておいて、プロセッサ１８に
割シ込む。プロセッサ１８はレジスタ２１の値によ〕最
後のバッファのデータが転送されたことと、カウンタ２
３の値が０であることによシ、総てのデータが正常に転
送されたことを知ることが出来る。When the transfer of all the series of data is completed by K in this way (when the value of Cuff/Re23 is OK and there is no next buffer chain), K sends the status (channel end) to the information processing device 6. At the same time, the start address of the last buffer is left in the register 21 and the processor 18 is interrupted. The processor 18 uses the value of the register 21 to confirm that the last buffer data has been transferred, and the counter 2
Since the value of 3 is 0, it can be known that all data has been transferred normally.
以上詳細に説明したように本発明の方式によれば、チャ
ネルアダプタが転送先の情報処理装置等のバッファ長と
送出すべきデータ長を認識して転送の制御を行なってい
るので、メモリ内に従来のような制御語を生成する必要
が無いから、入出力制御装置のデータ転送に際するプロ
セッサの負担が軽減される利点があシ、また既設のハー
ドウェアや論理仕様との競合を生ずることも無いから、
特別の制約を設けずにメモリ量やバッファ長の拡張が行
なえるので効果は大である。As explained in detail above, according to the method of the present invention, the channel adapter recognizes the buffer length of the destination information processing device and the data length to be sent and controls the transfer. Since there is no need to generate control words like in the past, there is an advantage that the burden on the processor during data transfer of the input/output control device is reduced, and there is no need to create conflicts with existing hardware or logic specifications. Because there is no
The effect is great because the memory amount and buffer length can be expanded without any special restrictions.
第１図は本発明の１実施例を示すブロック図、第２図は
メモリ内のバッファを示す図、第３図は通信制御処理装
置の接続関係を示す図、第４図はバッファと制御語を説
明する因である。
１・・・通信制御処理装置、 ２・・・回線対応部、３
．１８・・・プロセッサ、 ４．１９・・・メモリ、
５．２０・・・チャネルアダプタ、 ６・・・情報処
理装置、 ７・・・ブロックマルチプレクチチャネル、
８・・・通信回線、 ９・・・データバス、ｌＯ〜１
２゜２５□〜２５ｍ・・・バッファ、 １３．〜１３
．−・・制御語、１４〜１６ 、２６□〜２６．・・・
ヘッダ、 １７・・・入出力制御装置、 ２１．２
２・・・レジスタ、２３．２４・・・カウンタ
第 ｌ 図
ｖ−２図
＃３１１
第 ４図FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a diagram showing a buffer in the memory, FIG. 3 is a diagram showing the connection relationship of the communication control processing device, and FIG. 4 is a diagram showing the buffer and control word. This is the reason why. 1... Communication control processing device, 2... Line support section, 3
．． 18... Processor, 4.19... Memory,
5.20... Channel adapter, 6... Information processing device, 7... Block multiplex channel,
8... Communication line, 9... Data bus, lO~1
2゜25□~25m...buffer, 13. ~13
．． --Control words, 14-16, 26□-26. ...
Header, 17... Input/output control device, 21.2
2...Register, 23.24...Counter l Figure v-2 Figure #311 Figure 4
Claims (1)
に設けた複数個のバッファを用いて該バッファと容量の
異なるバッファを有する上位装置との間でデータ転送を
行なう入出力制御装置において、プロセッサ内にメモリ
に設けたバッファの先頭アドレス値を保持する手段を設
けると共に、チャネルアダプタ内に上位装置のバッファ
長を保持するレジスタＡとデータの転送開始に当って１
バッファ内の転送すべきデータ長をセットするカウンタ
ＢおよびレジスタＡの値をセットするカウンタＣとを設
け、上位装置からの指示によるデータの転送に際しては
カウンタＢおよびカウンタＣの値から転送したデータ長
を逐次減算して、カウンタＣの値が“０”になったとき
、カウンタＢの値が“０”でなければレジスタＡの値を
カウンタＣにセットして、新らたに上位装置の指示を受
けてデータの転送を再開し、カウンタＢの値が“０”に
なったときにデータの転送を終了するが、このとき次の
バッファに継続して転送すべきデータが存在する場合は
該バッファのヘッダから読み出したデータ長の値をカウ
ンタＢにセットして、データの転送を行なうことを特徴
とするデータ転送制御方式。In an input/output control device that includes a processor, a memory, and a channel adapter, and uses multiple buffers provided in the memory to transfer data between the buffer and a host device that has buffers with different capacities, In addition, a means for holding the start address value of the buffer provided in
A counter B that sets the length of data to be transferred in the buffer and a counter C that sets the value of register A are provided. When transferring data according to an instruction from a host device, the transferred data length is determined from the values of counter B and counter C. When the value of counter C becomes "0" by successively subtracting "0", if the value of counter B is not "0", the value of register A is set in counter C and a new instruction of the host device is sent. When the value of counter B reaches "0", the data transfer is terminated. At this time, if there is data to be continuously transferred to the next buffer, the data transfer is terminated. A data transfer control method characterized in that data is transferred by setting a data length value read from a buffer header in a counter B.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24573084A JPS61123970A (en) | 1984-11-20 | 1984-11-20 | Data transmission control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24573084A JPS61123970A (en) | 1984-11-20 | 1984-11-20 | Data transmission control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123970A true JPS61123970A (en) | 1986-06-11 |
| JPH0221619B2 JPH0221619B2 (en) | 1990-05-15 |
Family
ID=17137947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24573084A Granted JPS61123970A (en) | 1984-11-20 | 1984-11-20 | Data transmission control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123970A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1793314A2 (en) * | 2005-12-02 | 2007-06-06 | Dialogic Corporation | Data transfer operations and buffer memories |
| US8249066B2 (en) | 2008-02-19 | 2012-08-21 | Dialogic Corporation | Apparatus and method for allocating media resources |
| GB2491437A (en) * | 2011-06-01 | 2012-12-05 | Ibm | Fibre channel input/output data routing system and method |
| US9195394B2 (en) | 2013-05-29 | 2015-11-24 | International Business Machines Corporation | Transport mode data transfer between a channel subsystem and input/output devices |
| US9292224B2 (en) | 2008-02-14 | 2016-03-22 | International Business Machines Corporation | Providing indirect data addressing for a control block at a channel subsystem of an I/O processing system |
| US9298379B2 (en) | 2008-02-14 | 2016-03-29 | International Business Machines Corporation | Bi-directional data transfer within a single I/O operation |
| US9330042B2 (en) | 2008-02-14 | 2016-05-03 | International Business Machines Corporation | Determining extended capability of a channel path |
| US9436272B2 (en) | 2008-02-14 | 2016-09-06 | International Business Machines Corporation | Providing indirect data addressing in an input/output processing system where the indirect data address list is non-contiguous |
| US9483433B2 (en) | 2008-02-14 | 2016-11-01 | International Business Machines Corporation | Processing communication data in a ships passing condition |
-
1984
- 1984-11-20 JP JP24573084A patent/JPS61123970A/en active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1793314A2 (en) * | 2005-12-02 | 2007-06-06 | Dialogic Corporation | Data transfer operations and buffer memories |
| EP1793314A3 (en) * | 2005-12-02 | 2007-08-01 | Dialogic Corporation | Data transfer operations and buffer memories |
| US9292224B2 (en) | 2008-02-14 | 2016-03-22 | International Business Machines Corporation | Providing indirect data addressing for a control block at a channel subsystem of an I/O processing system |
| US9298379B2 (en) | 2008-02-14 | 2016-03-29 | International Business Machines Corporation | Bi-directional data transfer within a single I/O operation |
| US9330042B2 (en) | 2008-02-14 | 2016-05-03 | International Business Machines Corporation | Determining extended capability of a channel path |
| US9436272B2 (en) | 2008-02-14 | 2016-09-06 | International Business Machines Corporation | Providing indirect data addressing in an input/output processing system where the indirect data address list is non-contiguous |
| US9483433B2 (en) | 2008-02-14 | 2016-11-01 | International Business Machines Corporation | Processing communication data in a ships passing condition |
| US8249066B2 (en) | 2008-02-19 | 2012-08-21 | Dialogic Corporation | Apparatus and method for allocating media resources |
| GB2491437A (en) * | 2011-06-01 | 2012-12-05 | Ibm | Fibre channel input/output data routing system and method |
| GB2491437B (en) * | 2011-06-01 | 2013-05-15 | Ibm | Fibre channel input/output data routing system and method |
| US9195394B2 (en) | 2013-05-29 | 2015-11-24 | International Business Machines Corporation | Transport mode data transfer between a channel subsystem and input/output devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221619B2 (en) | 1990-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2829091B2 (en) | Data processing system | |
| EP0451516B1 (en) | Improved SCSI device in a small computer system | |
| JPS61123970A (en) | Data transmission control system | |
| US4473879A (en) | Data transfer system in which time for transfer of data to a memory is matched to time required to store data in memory | |
| JPH0225958A (en) | High-speed data transfer system | |
| JP2533886B2 (en) | Data transfer method | |
| JPS61150055A (en) | Dma data transfer system | |
| JPS61250758A (en) | Communication controller | |
| JPH01175056A (en) | Program transfer system | |
| JPS6367665A (en) | Data processor | |
| JPH0353736A (en) | Reception buffer control system | |
| JPS6378257A (en) | Input-output controller | |
| JP2679712B2 (en) | Data transfer device | |
| JPH02307151A (en) | Processor system | |
| JPS5810228A (en) | Input and output processor | |
| JPH0136138B2 (en) | ||
| JPH02301851A (en) | System bus accessing system | |
| JPS60150349A (en) | Data controller | |
| JPS59119428A (en) | Data transferring system | |
| JPH02307149A (en) | Direct memory access control system | |
| JPH02136949A (en) | Input/output controller | |
| JPH0429101B2 (en) | ||
| JPS63187943A (en) | Communication control equipment | |
| JPH03294951A (en) | High speed data transfer system in personal computer system | |
| JPH0564821B2 (en) |