JPS6378257A - Input-output controller - Google Patents
Input-output controllerInfo
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- JPS6378257A JPS6378257A JP22087586A JP22087586A JPS6378257A JP S6378257 A JPS6378257 A JP S6378257A JP 22087586 A JP22087586 A JP 22087586A JP 22087586 A JP22087586 A JP 22087586A JP S6378257 A JPS6378257 A JP S6378257A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Abstract
Description
【発明の詳細な説明】
〔概 要〕
本発明は、ホストＣＰＵが所定の入出力装置に対してデ
ータの書き込み命令を実行した場合に、該命令による前
記入出力装置へのデータ送信動作、及びそれに続く該入
出力装置からのメツセージ応答（またはステータス）の
受信待ち動作を、前記ホストＣＰＵから独立して行う入
出力制御手段を有し、更に該手段は受信メッセージを所
定の記憶領域、特にホストＣＰＵの主記憶装置のディバ
イス制御ブロック２１内の受信メッセージ記憶手段に自
動的に書き込む動作を行うことにより、１つのコマンド
でデータ送信動作とそれに対するメツセージ応答（また
はステータス受信）の受信動作を可能とし、ホストＣＰ
Ｕによる入出力制御に対する負担を軽減させることので
きる入出力制御装置である。[Detailed Description of the Invention] [Summary] The present invention provides, when a host CPU executes a data write command to a predetermined input/output device, an operation of transmitting data to the input/output device according to the command; It has input/output control means that waits for reception of a subsequent message response (or status) from the input/output device independently of the host CPU, and further, the means stores the received message in a predetermined storage area, particularly in the host CPU. By automatically writing to the received message storage means in the device control block 21 of the main memory of the CPU, it is possible to perform a data transmission operation and a message response (or status reception) reception operation with one command. , host CP
This is an input/output control device that can reduce the burden on input/output control by U.
本発明は、ホストＣＰＵから所定の入出力装置へのデー
タ書き込み動作とそれによる該入出力装置からのメツセ
ージ応答（またはステータス）の受信動作を１つのデー
タ書き込み命令で実行することのできる入出力制御装置
に関する。The present invention provides an input/output control system that can perform a data write operation from a host CPU to a predetermined input/output device and a corresponding operation of receiving a message response (or status) from the input/output device with a single data write command. Regarding equipment.
コンピュータシステムにおける入出力装置の機能の充実
に伴い、ホストＣＰＵは単に入出力装置にデータを書き
込んで（送信して）、その動作が正常であったかどうか
をステータスで確かめるだけでなく、入出力装置からの
様々なメッセージ応答を受信して次の入出力動作を決定
するというようなインテリジェントな機能が求められて
いる。With the increasing functionality of input/output devices in computer systems, the host CPU not only writes (sends) data to the input/output device and checks the status to see if the operation is normal, but also writes data from the input/output device. Intelligent functionality is required to receive various message responses from the computer and determine the next input/output operation.
このような動作を行うためには、従来、ホストＣＰＵは
第４図に示すようにまず、Ｗｒｉｔｅコマンドを発行し
、それにより入出力制御装置（アダプタ、以下同じ）が
該コマンドを解析してデータ送信動作を行い、所定の入
出力装置（■１０、以下同じ）に対してデータを出力す
る。アダプタは送信動作終了後、ホストＣＰＵに終了割
込通知を行い、それによりホストＣＰＵはＲｅａｄコマ
ンドを発行し、アダプタに対してＩｌｏからの送信要求
の受信と、それに続くメツセージ応答の受信動作を行わ
せ、終了後にホストＣＰＵがメツセージ応答の内容を見
て送信動作の確認を行っていた。Conventionally, in order to perform such an operation, the host CPU first issues a Write command as shown in Figure 4, and the input/output control device (adapter, hereinafter the same) analyzes the command and writes the data. It performs a transmission operation and outputs data to a predetermined input/output device (10). After the adapter completes the transmission operation, it notifies the host CPU of the termination interrupt, which causes the host CPU to issue a Read command and cause the adapter to receive the transmission request from Ilo and the subsequent message response reception operation. After the transmission is completed, the host CPU checks the contents of the message response and confirms the transmission operation.
しかし、上記従来方式によると、ホストＣＰＵがメツセ
ージ応答を有するＩｌｏを制御する場合には、プログラ
ムによりＷｒｉｔｅコマンドの後にＲｅａｄコマンドを
実行する必要があり、更にＷｒｉｔｅ／ Ｒｅａｄ動作
のタイミングもホスト側のプログラムにより行わなけれ
ばならず、プログラムが複雑になってしまうという問題
点を有していた。更に、プログラムが複雑になることに
よってシステム全体に占めるＩ１０処理への負荷が大き
くなり、高速処理が出来なくなるという問題点を有して
いた。これは、１バイト程度のメツセージ応答を受信す
る場合でも常につきまとう問題点であった。However, according to the above conventional method, when the host CPU controls Ilo that has a message response, it is necessary to execute the Read command after the Write command by the program, and the timing of the Write/Read operation also depends on the program on the host side. This has the problem of making the program complicated. Furthermore, as the program becomes more complex, the load on the I10 processing on the entire system increases, making it impossible to perform high-speed processing. This has always been a problem even when receiving message responses of about 1 byte.
本発明は上記問題点を解決するために、データ書き込み
命令によるデータ送信動作と、それに対するＩｌｏから
のメツセージ応答などの受信動作を、１つのコマンドで
ホストＣＰＵから独立して行う入出力制御手段を有する
ことによりホストＣＰＵのＩ１０制御に対する負担を軽
減させることのできる入出力制御装置を提供することを
目的とする。In order to solve the above-mentioned problems, the present invention provides an input/output control means that performs a data transmission operation in response to a data write command and a reception operation such as a message response from Ilo in response to the data write command independently from the host CPU. It is an object of the present invention to provide an input/output control device that can reduce the burden on I10 control of a host CPU by having the following.
本発明は、上記問題点を解決するために、第１図に示す
ように、所定の記１．α装置、特にホストＣＰＵ３の上
記↑、き装置２のディバイス制御ブロック２１内に設け
られる受信メッセージ記憶領域２１１と、ホストＣＰＵ
３からのデータ書き込み命令に従って、ｌ１０４へのデ
ータ送信動作、それに続＜１１０４からのメツセージ応
答受信待ち動作、及び受信メツセージの前記受信メツセ
ージ記１、α領域２１１への書き込みとその終了通知動
作をホストＣＰＵ３から独立して行う入出力制御手段１
とを有する。In order to solve the above-mentioned problems, the present invention, as shown in FIG. α device, especially the above ↑ of the host CPU 3, the received message storage area 211 provided in the device control block 21 of the device 2, and the host CPU
In accordance with the data write command from 1104, the host performs a data transmission operation to l104, a subsequent operation of waiting for message response reception from <1104, and writing of the received message to the received message record 1 and α area 211, and an operation of notifying the completion thereof. Input/output control means 1 independent from CPU 3
and has.
上記手段において、ホス１−ＣＰＵ３から１つのデータ
書き込みコマンドが発行されると、まず入出力制御手段
１は所定のデータをｌ１０４へ送信する。その後、ｌ１
０４からのメッセージ応答の受信待ちになり、ホスｌ−
ＣＰ Ｕ ３とは関係なく受信待ち状態を維持する。そ
して、メツセージを受信した時点で、それを受信メッセ
ージ記憶領域２１１へ書き込み、受信の終了をホスｌ−
ＣＰ Ｕ ３へ通知する。以上の動作は、入出力制御手
段１がホストＣＰＵ３から独立して行うため、ホストＣ
ＰＵ３は１つのコマンドを発行するだけでよ（、またメ
ツセージ受信動作をプログラムで行う必要がないため、
Ｉ１０制御のためのプログラムを大幅に簡略化すること
が可能となる。更に、ホストＣＰＵ３はコマンド発行後
、メツセージ受信終了通知を受は取るまでの間、Ｉ１０
制御以外のプログラムを実行することも可能であり、ホ
ストＣＰＵ′３への負荷を低減させ、Ｉ１０制御の高速
処理が可能となる。In the above means, when one data write command is issued from the host 1-CPU 3, the input/output control means 1 first transmits predetermined data to the l104. After that, l1
Waiting for message response from 04, host l-
The reception waiting state is maintained regardless of the CPU 3. When the message is received, it is written to the received message storage area 211 and the end of reception is indicated by the host l-
Notify CPU 3. The above operations are performed independently of the host CPU 3 by the input/output control means 1, so the host CPU
PU3 only needs to issue one command (and there is no need to program the message reception operation,
It becomes possible to greatly simplify the program for I10 control. Furthermore, after issuing the command, the host CPU 3 uses I10 until it receives the message reception completion notification.
It is also possible to execute programs other than control, reducing the load on the host CPU'3 and enabling high-speed processing of I10 control.
以下、本発明の実施例につき詳細に説明を行う。 Hereinafter, embodiments of the present invention will be described in detail.
（本発明による実施例の構成（第１図））第１図は、本
発明による人出力制御装置とその周辺装置の構成図であ
る。入出力制御装置１は、中央処理装置（ＭＰＵ、以下
同じ）１２とアダプタ制御レジスタＩ １．ＲＯＭＩ
８．− ＲＡＭＩ ９゜及びＩ１０コネクタ１５〜１７
が内部バス１３により相互に接続された構成を有する。(Configuration of an embodiment according to the present invention (FIG. 1)) FIG. 1 is a configuration diagram of a human output control device and its peripheral devices according to the present invention. The input/output control device 1 includes a central processing unit (MPU, hereinafter the same) 12 and an adapter control register I1. ROMI
8. - RAMI 9° and I10 connectors 15-17
are interconnected by an internal bus 13.
各Ｉ１０コネクタ１４〜１７には、プリンタ４などのＩ
１０装置が接続される。アダプタ制御レジスタ１１は、
ホストＣＰＵ３．メインメモリ２とシステムバス５を介
して接続される。メインメモリ２内には、Ｉ１０制御用
領域であるディバイス制御ブロック（ＤＣＢ、以下同じ
）２１が設けられ、更にその内部に受信メツセージ記憶
領域２１１が設けられている。ここで、入出力制御装置
１はＭＰＵ１２によって制御され、ＲＯＭ１８内の内部
プログラムにより動作する。ＲＡＭ１９は各種制御用領
域である。Each I10 connector 14 to 17 has an I
10 devices are connected. The adapter control register 11 is
Host CPU3. It is connected to the main memory 2 via a system bus 5. A device control block (DCB, hereinafter the same) 21 is provided in the main memory 2 as an I10 control area, and a received message storage area 211 is further provided inside the main memory 2. Here, the input/output control device 1 is controlled by the MPU 12 and operates according to an internal program in the ROM 18. The RAM 19 is an area for various controls.
（本発明による入出力制御装置の動作（第２図））次に
、上記実施例における入出力制御装置１の動作につき、
第２図の動作説明図を用いて詳細に説明を行う。(Operation of the input/output control device according to the present invention (Fig. 2)) Next, regarding the operation of the input/output control device 1 in the above embodiment,
A detailed explanation will be given using the operation explanatory diagram of FIG. 2.
まず、ホスト側のＣＰＵ３がプリンタ４に対するデータ
のＷｒｉｔｅコマンド（送信コマンド）を発行すると、
メインメモリ２内のＤＣＢ２１から該コマンドが入出力
制御装置（アダプタ、以下同じ）１内のアダプタ制御レ
ジスタ１１にセントされる。First, when the CPU 3 on the host side issues a data write command (send command) to the printer 4,
The command is sent from the DCB 21 in the main memory 2 to the adapter control register 11 in the input/output control device (adapter, hereinafter the same).
これにより、ＭＰＵ１２はＷｒｉｔｅコマンドを解析し
、メインメモリ２内のデータをプリンタ４（Ｉｌｏ、以
下同じ）に対して第２図に示すように送信、出力する。As a result, the MPU 12 analyzes the Write command, and transmits and outputs the data in the main memory 2 to the printer 4 (Ilo, hereinafter the same) as shown in FIG.
その後、アダプタ１内のＭＰＵ１２はｌ１０４からのメ
ッセージ応答の受信待ち（ＷへＩＴ）状態になる。そし
て、ｌ１０４からの送信要求を受ケ取ると、ＭＰＵ１２
はそのコマンドを解析した後、第２図に示すようにメツ
セージ応答を受信し、ＤＣＢ２１内の受信メッセージ記
憶領域２１１に書き込む。以上の動作は、アダプタ１が
ＣＰＵ３から完全に独立して行う。そして、ＭＰＵ１２
はメッセージの受信終了により、終了通知をホストのＣ
ＰＵ３へ送る。Thereafter, the MPU 12 in the adapter 1 enters a state of waiting for reception of a message response from l104 (IT to W). Then, upon receiving the transmission request from l104, MPU12
After analyzing the command, it receives a message response as shown in FIG. 2, and writes it into the received message storage area 211 in the DCB 21. The above operations are performed by the adapter 1 completely independently from the CPU 3. And MPU12
When the reception of the message ends, the end notification is sent to the host C.
Send to PU3.
ホスト側のＣＰＵ３は前記Ｗｒｉｔｅコマンド発行後、
上記メッセージ受信終了通知を受は取るまでは、Ｉ１０
動作と関係のない他のプログラムを実行することが可能
である。そして、該通知を受は取った後、ＣＰＵ３は受
信メッセージ記憶領域２１１の内容を読むことにより送
信動作の確認を行い、次の入出力動作を行うことができ
る。After the CPU 3 on the host side issues the Write command,
I10 until I receive the notification of completion of receiving the above message.
It is possible to run other programs unrelated to the operation. After receiving the notification, the CPU 3 confirms the transmission operation by reading the contents of the received message storage area 211, and can perform the next input/output operation.
（本発明による入出力制御動作時の
データフォーマントの実施例（第３図））次に、第３図
は本発明によってホスト側のＣＰＵ２が入出力制御を行
う場合のメインメモリ２上のデータフォーマットを示す
。(Example of data format during input/output control operation according to the present invention (Figure 3)) Next, Figure 3 shows the data on the main memory 2 when the CPU 2 on the host side performs input/output control according to the present invention. Indicates the format.
本実施例においては、従来用いられていたフォーマット
（Ｄ ＣＷ Ａ ｄｄｒｅｓｓ領域、ＤＳＷ領域、
ＰＣＢ領域を有する）形式において従来未使用であった
ＬＩＮＥ ＳＴΔＴＵＳ、拡張５ＥＮＳＥＡＲＥＡ、
５ＥＮＳＥ ＢＹＴＥが格納される２ワードの領域に
続く４ワード（８バイト）を第１図の受信メツセージ記
憶領域２１１として割り当てており、メッセージ受信デ
ータ量は拡張５ＥＮＳＥＡＲＥＡに記述する。従って、
ｌ１０４ （第１図）からのメツセージ応答は、Ｗｒｉ
ｔｅコマンドの終結時に拡張ステータス情報の一部とし
てホストＣＰＵ３に通知されるため、従来のデータ書き
込みプログラムをそのまま流用することができる。In this embodiment, conventionally used formats (DCW address area, DSW area,
LINE STΔTUS, expanded 5ENSEAREA, which was previously unused in the format (with PCB area),
The 4 words (8 bytes) following the 2-word area where 5ENSE BYTE is stored are allocated as the received message storage area 211 in FIG. 1, and the amount of message received data is written in the extended 5ENSEAREA. Therefore,
The message response from l104 (Figure 1) is
Since the host CPU 3 is notified as part of the extended status information at the end of the te command, a conventional data writing program can be used as is.
従って、第３図のデータフォーマントを採用した場合、
受信メツセージ記憶領域を特別に用意する必要がないと
いう利点を有する。Therefore, if the data format shown in Figure 3 is adopted,
This has the advantage that there is no need to prepare a special storage area for received messages.
本発明によれば、ホストＣＰＵによるＩｌｏへのデータ
書き込み命令によるデータ受信動作と、それに対するＩ
ｌｏからのメツセージ応答などの受信動作を入出力制御
装置がホストＣＰＵから独 ′立して行うため、ホスト
側のＩ１０制御のためのプログラムを大幅に簡略化する
ことが可能とな５す、ホス１−ＣＰＵへの負荷を低減さ
せ、Ｉ１０制御の高速処理を実現することが可能となる
。According to the present invention, the data reception operation based on a data write command to Ilo by the host CPU and the corresponding Ilo
Since the input/output control device performs receiving operations such as message responses from the LO independently from the host CPU, it is possible to greatly simplify the program for controlling the I10 on the host side. 1-It is possible to reduce the load on the CPU and realize high-speed processing of I10 control.
第１図は、本発明による実施例の構成図、第２図は、本
発明による実施例の動作説明図、第３図は、本発明によ
る入出力側御動作時のデータフォーマントの実施例を示
した図、第４図は、従来の入出力制御動作の動作説明図
である。
１・・・入出力制御装置、
２・・・メインメモリ、
３・・・ｃｐｕ。
４・・・プリンタ、
２１・・・ディバイス制御ブロック（ＤＣＢ）、２１１
・・・受信メツセージ記憶領域。FIG. 1 is a block diagram of an embodiment according to the present invention, FIG. 2 is an explanatory diagram of the operation of an embodiment according to the present invention, and FIG. 3 is an embodiment of a data formant during input/output side control operation according to the present invention. FIG. 4 is an operational explanatory diagram of a conventional input/output control operation. 1... Input/output control device, 2... Main memory, 3... CPU. 4... Printer, 21... Device control block (DCB), 211
...Received message storage area.
Claims (1)
ージ記憶手段（２１１）と、 ホストＣＰＵ（３）からの所定の入出力装置（４）に対
するデータ書き込み命令に従って、該入出力装置（４）
へのデータ送信、該送信動作終了に続く前記入出力装置
（４）からのメッセージ応答の受信待ち、該動作により
受信したメッセージ応答の前記受信メッセージ記憶手段
（２１１）への書き込み及び前記ホストＣＰＵ（３）へ
の受信終了通知動作の４つの動作を前記ホストＣＰＵ（
３）から独立して順次行う入出力制御手段（１）とを有
することを特徴とする入出力制御装置。 ２）前記受信メッセージ記憶手段（２１１）は、前記ホ
ストＣＰＵ（３）の主記憶装置（２）のディバイス制御
ブロック（２１）内に設けられることを特徴とする特許
請求の範囲第１項記載の入出力制御装置。 ３）前記受信メッセージ記憶手段（２１１）は、データ
書き込み命令実行時の前記ディバイス制御ブロック（２
１）上のメモリフォーマットのあき領域に設けられ、前
記入出力制御手段（１）による前記各動作はデータ書き
込み命令によって実行可能であることを特徴とする特許
請求の範囲第２項記載の入出力制御装置。[Claims] 1) A received message storage means (211) provided in a predetermined storage means (21), and a data write command from a host CPU (3) to a predetermined input/output device (4). Input/output device (4)
Waiting for reception of a message response from the input/output device (4) following the completion of the transmission operation, writing the message response received by the operation into the received message storage means (211), and sending the message to the host CPU (211). 3) The four operations of notifying the end of reception to the host CPU (
An input/output control device characterized by comprising: (1) an input/output control means (1) that performs input/output control in sequence independently of (3). 2) The received message storage means (211) is provided in a device control block (21) of a main storage device (2) of the host CPU (3). I/O controller. 3) The received message storage means (211) stores the received message storage means (211) in the device control block (211) when the data write command is executed.
1) The input/output device according to claim 2, wherein the input/output device is provided in an empty area of the above memory format, and each of the operations by the input/output control means (1) can be executed by a data write command. Control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087586A JPS6378257A (en) | 1986-09-20 | 1986-09-20 | Input-output controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087586A JPS6378257A (en) | 1986-09-20 | 1986-09-20 | Input-output controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378257A true JPS6378257A (en) | 1988-04-08 |
| JPH0511339B2 JPH0511339B2 (en) | 1993-02-15 |
Family
ID=16757904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22087586A Granted JPS6378257A (en) | 1986-09-20 | 1986-09-20 | Input-output controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378257A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266660A (en) * | 1988-08-31 | 1990-03-06 | Fujitsu Ltd | File channel controlling system |
| JPH02253463A (en) * | 1989-03-28 | 1990-10-12 | Matsushita Electric Ind Co Ltd | Device and method for inputting/outputting information |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120145A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Input and output controller |
-
1986
- 1986-09-20 JP JP22087586A patent/JPS6378257A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120145A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Input and output controller |
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| JPH0266660A (en) * | 1988-08-31 | 1990-03-06 | Fujitsu Ltd | File channel controlling system |
| JPH02253463A (en) * | 1989-03-28 | 1990-10-12 | Matsushita Electric Ind Co Ltd | Device and method for inputting/outputting information |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511339B2 (en) | 1993-02-15 |
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