JPS61121148A - コンピユ−タのデ−タ出力方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータから外部装置へデータを出力する
際のデータ出力方法に関する。

（従来の技術） コンピュータと外部装置は通常Ｉ１０　（入出力）ボー
ト及びインタフェースを介して接続している。

Ｉ１０ポートは例えば８ビツトマシンでは２５６ポート
を備え、各ポートを通してデータの入出力が行われる。

一方、インタフェースはＩ１０ポートと外部装置間に接
続され、コンピュータと外部装置における動作速度のタ
イミングの調整等各種整合を図る　　。

重要な機能をもち、例えば入出力データを一時的にラッ
チ記憶する機能をもつ。なお、コンピュータの動作速度
は各種のものが存在し、このため各コンピュータに合っ
た専用のインタフェースによって接続されているのが実
情である。

（発明が解決しようとする問題点） しかし、斯かる従来のシステムに於いては次の如き問題
がある。

第１に、コンピュータの動作速度はしだいに高速化され
つつあるが現状のインタフェースでは高連化に対応でき
ず新たな高速化対応のインタフェースを用いなければな
らない。つまりコンピュータ本体の進歩に伴って現状の
インタフェースが全く無駄になってしまう不具合がある
。

第２に、コンピュータの動作速度が高速化されるとイン
タフェースとの関係等で処理動作が不能となる虞れがあ
る。つまり、コンピュータとインタフェース間の接続コ
ードが長い場合等には、当該コード中における信号の伝
達速度を無視できず、コンピュータ側で入出力データを
アクセスできな（なる。この問題はＩＣ内の伝達速度ま
で無視できなくなってきている。なお、現状においては
コンビエータ側のクロック周波数を外部装置に合わせて
低下させたり、或いはコンピュータ側で待ち時間をおく
等して対処しているが、実質的に処理の高速化が図れな
いのが実情である。

第３に、現在のコンピュータはエンドユーザに解放され
ているＩ１０ポートが少なく、多くても２０ボ一ト程度
である。なお、パラレルインタフェースを利用して空間
的には信号線を何倍かに拡張しているがこれには限界が
ある。また、Ｉ／Ｏポート番号はコンピュータの機種に
より異なっているのでプログラムも特定機種を対象とし
たものになり、プログラムの開発効率を低下させる要因
となる。しかもプログラムから入出力動作を把握しにく
くなり、これは保守時において問題となる。

本発明は斯かる各種問題点を一掃するもので、コンピュ
ータの動作速度が飛躍的に高まってもインタフェースを
そのまま使用できる合理性に優れ、さらに空間的要因に
影響されないコンピュータの高速処理及びＩ／Ｏポート
の実質的大幅拡張を図ることができるコンピュータのデ
ータ出力方法を提供するにある。

（問題点を解決するための手段） 本発明はコンピュータから外部装置へのデータ出力方法
に係り、その特徴とするところはプログラムによりコン
ピュータ外部に備えるバッファのアドレス（外部アドレ
ス）とこの外部アドレスに対応するデータを指定し、コ
ンビ・ｌ−一夕からのデータ出力時に当該外部アドレス
及び対応するデータをラッチし、当該データを対応する
外部アドレスに記憶せしめた後外部装置に対しデータを
出力するようにした点にある。

（実施例） 以下には本発明に係る好適な実施例を挙げ図面を参照し
て詳述する。

先ず、本発明方法を適用できるコンピュータシステム及
び制御系のハードウェア構成について説明する。

第１図は全体的システム構成図である。同図中１はコン
ピュータ本体（ＣＰ口）を示す。２は１１０エキスパン
ダで、このエキスパンダ２とコンピュータ本体１はイン
サイドインタフェース３で接続する。インサイドインタ
フェース３はエクステンションカード４とコンバージョ
ンケーブル５からなる。当該カード４はコンピュータ本
体１のＩ１０スロット６に接続するもので、当該Ｉ１０
スロット６における外形、信号線配列等の物理的特異性
を整合する。またコンバージョンケーブル５は当該カー
ド４とＩ１０エキスパンダ２を接続する。

一方Ｉ１０エキスパンダ２にはアウトサ・イトインタフ
ェース７を接続する。当該インタフェース７はコーディ
ネイシゴンケーブル８とインターナルコネクタ９からな
り、インターナルコネクタ９には各種ペリフェラルパー
ツ、つまり外部装置１０・・・を接続とするとともに、
インターナルコネクタ９とＩ１０エキスパンダ２は当該
ケーブル８によって接続する。以上、インサイドインタ
フェース３．　　Ｉ１０エキスパンダ２及びアウトサイ
トインタフェース７はパラレル１１０インタフエース１
１を構成し、これは単一装置となる。

次に、斯かるＩ１０エキスパンダ２の具体的構成につい
て第２図乃至第５図を参照して説明する。

第２図はＩ１０エキスパンダの全体的ハードウェアブロ
ック図、第３図は１１０エキスパンダのコンバータ回路
図、第４図はＩ１０エキスパンダのバッファ回路図、第
５図はＩ１０エキスパンダの入出力部の回路図である。

なお、各図において夫々同一部には同一符号を付しその
構成を明確にした。

先ず、第２図のごとくコンピュータ本体の［１０スロツ
ト６にはＣＰＵからの［１０制御信号ライン２１．２２
，２３．アドレスバス２４．データバス２５．電源ライ
ン２６．２７等の各種信号ラインが接続されている。

次に、Ｉ１０エキスパンダ２について順次説明する。コ
ンバータ回路１００はアドレスバス２４と接続するアド
レスデコーダ１０１．コン）ロール回路１０２．この回
路１０２によって夫々コントロールされるアドレスラッ
チ回路１ｏ３．ゲート回路１０４．データラッチ回路１
０５を含む。

アドレスデコーダ１０１はＣＰＵ側のＩ１０ポートアド
レスを選択するものでＣＰＵ側で本発明方法を使用する
当該インタフェース１１を選択したときデータバス２５
を用いてリード／ライト動作を行わしめるもので第３図
の如くチップセレクト　（比較）回路１１０．ディップ
スイッチ１１１で構成する。コントロール回路１０２は
第３図の如きロジック回路１１２で構成し、アドレスデ
コーダ１０１によって選択されたときｌ１０ｊｆｉｌＪ
御信号と、Ｉビットのアドレス信号によりコンバータ回
路１００の制御信号を生成する。つまり１ビツトのアド
レス信号が０″のとき−Ｒ信号によりラッチ回路１０３
でアドレスデータをラッチするとともにＲＤ信月により
リセットパルスを発生する。また同アドレス信号が“１
”のときＷＲ倍信号よりラッチ回路１０５で出力データ
をラッチするとともにＲＤ傷信号よりゲート回路１０４
をゲートして入力データをＣＰｔ１側へ転送する。また
畦信号を利用して一定時間遅延したＷＲ（遅延ラッチ）
信号を当該ロジック回路１１２において生成する。なお
、Ｉ１０リセット信号（Ｒ３Ｔ　）はソフトウェアで管
理される。つまり、ＣＰＵ側のＩ／Ｏポートは２つ使用
するが、このうち小さい番号（後述する外部アドレスを
指定するボート番号）に対してリード動作を行うとリセ
ットがかかるようにする。

次にバッファ回路２００はライトデコード回路２０１、
データセレクト回路２０２．複数のラッチ回路２３１，
２３２，２３３，２３４・・・を含む。ライトデコード
回路２０１は第４図の如（デコーダ２１１と２１２を含
み、デコーダ２１１はアドレスラッチ回路１０３によっ
てラッチされたアドレスデータをデコードするとともに
入力・出力ボートに付与する各種制御信号の１つを指定
する。またデコーダ２１２は複数の入力・出力ボートの
うちの１つを選択する。つまり、各デコーダ２［１，２
１２によって入力・出力ボートのボーａ一番号（外部ア
ドレス）と動作が指定される。

データセレクト回路２０２はアドレスラッチ回路１０３
によってう・７チされたアドレスデータをセレクト信号
として入力ポート（外部アドレス）の１つを選択しゲー
ト回路１０４に出力する。ラッチ回路２３１　２３２・
・・はデータラッチ回路１０５によってラッチされた出
方データをデコニド回路２０１のセレクト信号を受けて
ラッチ（記憶）し、入出力部３００を介して外部へ出力
する。

ラッチ回路２３１，２３２・・・は出力及び入力相方向
を侍っており、又出力状態を読み出すゲートを持ってい
る。またこのラッチ回路２３１，２３２・・・は第５図
の如く複数のラッチ回路を含むラッチ素子２４０として
構成し５．さらにフリップフロップ２４１を含んでいる
。このフリップフロップ２４１はラッチ素子２４０をリ
セノ１〜状態にするアクセス信号を記憶するもので、こ
のアクセス信号は電源投入後からアクセスされるまでの
間記憶されている。つまりトライステート出力をもつラ
ッチ素子２４０において、リセ・ノド信号でハイ　（又
はロー）となりクロック（ＣＫ）信号でロー（またはハ
イ）になるフリップフロップ２４１の出力をラッチ素子
２４０の出力コン１−ロール端子に加えるとラッチ素子
２４０のＣＫとフリップフロ、プ２４１のＣＫを共通と
したプリモノ１−機能をもつラッチ回路２３１，２３２
・・・を構成できる。

斯かる回路を用いるとりセット後にラッチ出力はＣＫが
加えられるまでハイインピーダンスを（呆つのでプリセ
ット状態として応用することができ、例えば上記の如く
ラッチ出力がローのとき外部装置をＯＮする場合にも電
源投入時にラッチ出力は全てハイに固定され誤動作を防
止することができる。

一方、第４図において、２５０．２５１はカウンタを示
し、これは本発明実施上特になくてもよい。また、２１
５，２１６はカウンタの書き込み及び読み出し用のデコ
ーダである。２６０は前記外部装置１０・・・を接続す
るだめのコネクタである。

また、第５図において、２７０は出力データをＣＰＵ側
で読み出すための入力ポートとなるゲート回路、２８０
は外部装置からの入力データが選択された際、その選択
された入力データを転送するゲート回路である。

入出力部３００は第５図の如く出力部３１ｏ。

入力部３５０からなる。出力部３１０は複数のフォトカ
プラ３２０・・・及びこれに接続する複数の出力トラン
ジスタ３３０・・・を含む。出力トランジスタ３３０を
フォトカプラ３２０のフォトトランジスタ３２１とダー
リントン接続し各コレクタは電源に接続する。一方、フ
ォトカプラ３２０のＬＥＤ　３２２ばラッチ素子２４０
の出力端子に接続するとともに抵抗３２３と直列接続し
てプルアップする。このようにしてラッチ素子２４０の
出力端、フォトカプラ３２０の両出力端、トランジスタ
３３０のエミッタに夫々出力端子ａ、ｂ、ｃ。

ｄを設ければ使い勝手が飛躍的に向上する。つまり、接
続しようとする外部装置の入力側がフォトカプラで受け
る場合には出力端子ａ、ｂを用いればよいし、また入力
側がフォトカプラで受けない場合には出力端子す、ｃを
用いればよい。さらにまたモータ等の電力消費を伴う外
部装置の場合にはす、ｄを利用すればよい。一方入力部
３５０は複数のフォトカプラ３６０・・・からなり、こ
のフォトトランジスタ３６１・・・のコレクタは抵抗３
６２・・・を介してプルアップするとともにエミッタは
接地する。そして、フォトトランジスタ３６１のコレク
タ、ＬＥＤ３６３の両端子を夫々入力端子ｅ、ｆ、ｇと
する。これにより外部装置の出力側がフォトカプラで出
力される場合には入力端子ｅ、ｇを用い、そうでない場
合には入力端子ｆ、ｇを用いればよい。

以上、ハードウェア構成について説明したか、次に、斯
かるハードウェアを利用できる本発明に　　　・係るコ
ンピュータのデータ出力方法ついて説明する。なお、第
６図は各部のタイミングチャート図である。

先ず、ｃｐｕ側のＩ１０ポートアドレスは２ポート（＃
Ｏ，＃１）使用し、その内容は第１表のようになる。

第１表 一方、外部アドレスは前記ハソファ回路２００における
仮想Ｉ１０空間（ラッチ回路２３１，２３２・・・）を
指定し、８ビツトマシン使用時は入出力部々において２
５６ボート、計５１２ボートをアドレッシングできる。

なお、外部アドレスの１例を第２表に示す。

第２表 また、外部アドレスの番号はイクスターナルコ名りタ９
の番号と一致させてもよい。

次に、具体的データ出力方法について説明する。

なお、第６図において、Ｃ３は選択信号、ＩＯＷは、Σ
き込み信号、ＦＯＲは読み出し信号であり、これらはＣ
ＰＵ側の制御信号である。一方Ｓ１はｌ、１０インタフ
ェースｌｌ側のラッチ信号で書き込み信号［ＯＷと同期
する。ｓ２は同じくラッチ信号であるが前記ラッチ信号
ｓ１より所定時間遅延した遅延ラッチ信号である。

今、外部装置ｎ番へデータＰを出力する場合を想定する
。

この場合先ずプログラム＃χでＩ／Ｏポートアドレス＃
０及び外部アドレス＃ｎが指定されるとともに、プログ
ラム＃χ１−１でＩ１０ポートアドレス＃ｌ及びデータ
Ｐが指定される。なお、この際同時に入力ボートも指定
されるので外部アドレス＃ｎのデータが現れる（第６図
Ｄｏ　）。

これによりアドレスバス２４には＃０が、又データバス
２５には＃ｎが夫々転送される（第６図ＤＩ、Ｄ２）。

アドレスデコーダ１０１では第１表の如く＃０と＃１の
Ｉ１０ボードアドレスのみ選択するとともにコントロー
ル回路１０２によってデータバス２５に転送されたアド
レスデータ＃ｎをアドレスラッチ回路１０３でラッチす
る（第６図Ｄ３）。

一方、次のプログラム＃χ＋１の実行でアドレスバス２
４には＃１が転送されるとともにデータバス２５にはデ
ータＰが転送される（同図Ｄ４．Ｄ５）。

そして＃１はアドレスデコーダＬｏｔで選択され、且つ
コントロール回路１０２によりデータＰをデータラッチ
回路１０５でラッチする（同図Ｄ６）。

ラッチ回路１０３でラッチされたアドレスデータ＃ｎは
ライトデコード回路２０１で解読され、＃ｎに相当する
例えばラッチ回路２３１（−外部アドレス＃ｎ）を指定
するとともに、データラチ回路１０５で既にラッチされ
たデータＰが当該Ｆ旨定されたラッチ回路２３１にラッ
チされ記憶される。なお、ラッチ回路２３１へのデータ
Ｐの取り込みは遅延ラッチ信号Ｓ２によって行われる。

この遅延ラッチ信号Ｓ２によってラッチ信号Ｓ１が高速
化により短周期になっても安定した一定時間でデータを
う・ノチすることができる。

これによりラッチ回路２３１に記憶されたデータＰはス
タチックな状態で外部へ出力され、次の外部アドレスに
よって＃ｎが指定されない限り消失しない。

このように、出力時に於いては出力データが外部アドレ
スと対になってコンピュータから出力し、これらがコン
バータ回路１００においてラッチされるとともにバッフ
ァ回路２００における仮想Ｉ１０空間である外部アドレ
スに記憶されることになる。

次に、外部装置ｍ番からデータｑを入力する場合を想定
する。

この場合、出力時と同様にプログラム＃ｙで１／Ｏポー
トアドレス＃０及び外部アドレスデータく［旨定される
。

これにより、アドレスラッチ回路１０３でアドレスデー
タ＃ｍがラッチされるとともにゲート回路１０４がＯＮ
する。アドレスデータ＃ｍはデータセレクト回路２０２
に転送されて外部アドレス＃ｍ、つまり所望の外部装置
が接続された入力ボート＃ｍを選択し、入力データをゲ
ート回路１０４を介してＣＰＵ側へ転送する。この時、
入力ボート＃ｍのデータはゲート１０４に到達している
（第６図Ｄ７　’）ためＣＰＵ側へは瞬時にデータを取
り込むことができる。

以上本発明につき好適な実施例を挙げて種々説明したが
、本発明はこの実施例に限定されるものではなく、発明
の精神を逸脱しない範囲内で多くの改変を施し得るのは
もちろんのことである。

（発明の効果） このように、本発明に係るコンピュータのデータ出力方
法はプログラムによりコンピュータ外部に備える外部ア
ドレス（ハソファ）とこの外部アドレスに対応するデー
タを指定し、コンピプー−りからのデータ出力時に外部
アドレス及びこれに対応するデータをラッチし、当該デ
ータを対応する外部アドレスに記憶せしめた後外部装置
に対しデータを出力するようにしたため次の如き著〃ノ
を（ｎる。

第１に、コンピュータの動作速度が飛躍的に高まっても
本発明方法を適用できるインタフェースはそのまま利用
できる。つまり、データはう、チされて送受されるため
転送周期は入出力に対して読み出し又は書き込みする周
期となり、これはソフトウェア（プログラム）によって
タイミング調整が可能となる。このことはハードウェア
上のタイミングはＩ１０アドレスのデコード及びデータ
のラッチ時間のみの関係となりクロックが数百Ｍｌｌｚ
のコンピュータにも追従可能となることからきわめて合
理的で汎用性の高いインタフェースを構成できる。

第２に、コンピュータの動作速度が高速化された場合外
部要因、例えば対外部装置において信号の伝達時間が無
視できないような場合実質的に高速動作を行えなくなる
が、このような場合でも本発明方法の如く外部アドレス
指定方法によって高速化を維持することができる。

第３に、現状のＩ１０ポートを実質的に拡張するこがで
きる。つまり現状のＩ／Ｏポートのうち２つを利用して
実質２５６ボート（人出力部わせると５１２ボート）ま
で大幅に拡張することができる。

【図面の簡単な説明】

第１図は本発明方法を適用できるコンピュータシステム
及び制御系の全体的システム構成図、第２図はＴ１０エ
キスパンダの全体的ハードウェアブロック図、第３図は
Ｔ１０エキスパンダのコンバータ回路図、第４図は１１
０エキスパンダのバッファ回路図、第５図はＴ１０エキ
スパンダの人出力部の回路図、第６図は各部のタイミン
グチャード図。 尚図面中、 １・・・コンピュータ本体、　　２・・・　Ｔ１０エキ
スパンダ、　　　１１・・・パラレル、（１０インタフ
エース、　　２４・・・アドレスバス。 ２５・・・データバス、　　１０３・・・アドレスラッ
チ回路、　　１０５・・・データラッチ回路。 ２００・・・バ′ツファ回路、　　　２３１，２３２゜
２３３〜・・・ラッチ回路（外部アドレス）。

Claims (1)

1. 【特許請求の範囲】 １、プログラムによりインタフェース装置内に備えるバ
   ッファのアドレス（外部アドレス）を指定するアドレス
   データを出力し、ラッチするとともに、次のプログラム
   により出力するライト命令により当該外部アドレスに対
   応する出力データをラッチし、タイミングを整合した後
   、当該出力データを対応する外部アドレスに記憶し、こ
   の記憶された出力データを外部装置へ出力することを特
   徴とするコンピュータのデータ出力方法。 ２、前記アドレスデータ及び出力データはコンピュータ
   の２つのＩ／Ｏポートを利用して出力することを特徴と
   する特許請求の範囲第１項記載のコンピュータのデータ
   出力方法。