JPS6111988A

JPS6111988A - 固体化レコ−ダ装置

Info

Publication number: JPS6111988A
Application number: JP59131695A
Authority: JP
Inventors: Isao Kobayashi; 功小林; Minoru Nishizono; 稔西園
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-06-26
Filing date: 1984-06-26
Publication date: 1986-01-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、゛情報信号をデジタル化データに変換して
半導体記憶装置（以下メモリという）に記憶させる固体
化レコーダ装置に係ル、特にメモリ容量の節減を図るよ
うにしたものに関する。

〔発明の技術的背景とその問題点〕

近時、情報信号の記録媒体として、ＩＣ（集積回路）メ
モリを使用するようにした、固体化レコーダ装置が開発
されてきている。この固体化レコーダ装置は、情報信号
をデジタル化データに変換し、リアルタイムでＩＣメモ
リに記録再生するようにしたもので、従来のテープやデ
ィスク等を記録媒体とするものに比して、テープ走行や
ディスク回転のための各種メカニズムが不要で純回路的
に構成するととができ、音質等を高品位に保ち、しかも
データ検索の即時性が向上する等、種々の利点を有して
いるものである。

ところで、上記のような固体化レコーダ装置にあって、
特に肝要なことは、ＩＣメモリの容量を大幅に増大させ
る仁となく、いかに長時間の記録再生を行なうようにす
るかというととである。この点に関し、近年では、デジ
タルデータ処理技術の向上や、大容量ＩＣメモリの開発
等によって、ある程度の記録再生時間は確保できるよう
になったものの、まだまだ実用上十分な記録再生時間を
有しているとはいえないものである。

そこで、現在では、無信号時にデータをＩＣメモリに書
込まないようにして、メモリ容量の節減を図シ、ひいて
は長時間記録再生に寄与させようとする、いわゆるポー
ズスキップなる手段が考えられている。しかしながら、
このようなポーズスキップ手段では、再生時に無信号部
分が削除され有信号部分が連続して再生されるため、記
録時の時間に対する忠実性が損なわれるという問題を有
している。

〔発明の目的〕

この発明は上記事情を考慮して、なされたもので、無信
号時にデータをメモリに書込まないようにしてメモリ容
量の節減ケ図シ長時間記録再生に！与させるとともに、
再生時には記録時と同じ無信号期間を再現することがで
き、記録時と再生時との時間的忠実性を損なわないよう
にし得る極めて良好な固体化レコーダ装置を提供するこ
とを目的とする。

〔発明の概要〕

すなわち、との発明に係る固体化レコーダ装置は、デジ
タル化データを所定長のブロック毎に分割し連続するブ
ロックのデータの一致不一致を判別する比較手段と、こ
の比較手段から不一致出力が発生された状態で前記デジ
タル化データをメモリに書込む第１のデータ制御手段と
、前記比較手段から一致出力が発生された状態で前記メ
モリにマーカデータを書込みその後前記メモリに対する
データの書込みを停止させる第２のデータ制御手段と、
前記比較手段から一致出力が発生されている間前記ブロ
ック数を数えるカウント回路と、前記比較手段の出力が
一致から不一致に代わった状態で前記カウント回路のカ
ウント値を前町メモリに書込む第゛３のデータ制御手段
と、前記カウント回路が最大カウント値に達したことを
検出する検出手段と、この検出手段からの出力信号に基
づいて前記第３のデータ制御手段に無関係に前記カラ１
ント回路の最大カウント値を前記メモリに書込むととも
に前記カウント回路を初期状態に戻して前記ブロック数
をカウントさせる第４のデータ制御手段とよシなる記録
部を備えるとともに、前記メモリからデジタル化データ
を読出す読出し手段と、前記デジタル化データを分割し
たブロックに対して時間的に対応するクロック信号を発
生するクロック発生手段と、前記メモリから前記マーカ
データが読出されたことを検出する検出手段と、この検
出手段の出力に応じて前記クロック発生手段からの出力
クロック信号をカウントし該カウント値が前記メモリに
書込まれたカウント値に一致するまで前記メモリからの
データの読出しを停止させる第５のデータ制御手段とよ
シなる再生部を備えるようにすることによシ、無信号時
にデータをメモリに書込まないようにしてメモリ容量の
節減を図シ長時間記録再生に寄与させるとともに、再生
時には記録時と同じ無信号期間を再現することができ、
記録時と再生時との時間的忠実性を損わないようにした
ものである。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において１１．ハアナログ情報信号
（音声信号等）の供給される入力端子である。この入力
端子１１に供給されたアナログ情報信号は、フィルタ機
能を有する増幅回路１２によシ、必要とする周波数帯域
外の周波数成分が遮断され、図示しないサンプルホール
ド回路を介した後、ＡＤ変換回路１３に襖絵される。

ここで、上記ＡＤ変換回路１３は、例えばＣＶＳＤ　（
Ｃｏｎｔｉｎｕｏｕｓｌｙ　Ｖａｒｌａｂｌｅ　５ｌｏ
ｐｅ　Ｄ＠１ｔａｍｏｄ　）方式のデルタ変調を行なう
デジタル変調器であシ、外部からのクロック信号に同期
して変調動作を行なうものである＠す々わち、上記ＡＤ
変換回路１３は、クロックジェネレータ１４から出力さ
れる第２図（、）に示すような音声信号め数倍の周波数
を有する基準クロック信号が、クロック入力端（ＣＫ）
に供給されておシ、該基準クロック信号の立上シで入力
データを取シ込み、デジタル化データに変換して、基準
クロック信号の立下シで出力するものである。つまシ、
上記デジタル化データは、基準クロック信号に同期して
、ビットシリアルに出力されるものである。そして、上
記ＡＤ変換回路１３から出力されるデジタル化データは
、シフトレジスタ回路１５．１６にそれぞれ供給される
。

一方、前記クロックジェネレータ１４から出力される基
準クロック信号は、ビットブロック生成カウンタ１７及
びビットブロックダート回路１８．にそれぞれ供給され
ている。このうち、ビットブロック生成カウンタ１７は
、第２図（ｂ）に示すように、上記基準クロック信号の
所定クロックａ毎ＩＣＬ（ロー）レベルの・ぐルスヲ発
生するビットブロック信号を生成して、切換回路１９に
出力するものである。ここで、この実施例では、ビット
ブロック信号のパルスは、基準クロ、り信号の８クロツ
ク毎に１回、っまシ上記デジタル化データの８ビツトに
１回発生されるようになっている。すなわち、これは、
データ記録用のＩＣメモリ２ｏの１ワードのピット数に
対応させているもので、ここでは、全容量が１６にビッ
トで１ワードが８ビツトのＩＣメモリ２０を用いた場合
について説明するので、８ビツトに１回パルスが発生さ
れるようにしているものである。

濃また、上記切娶回路１９は、例えばＪ−にタイプの７リ
ツプ７０ツブ回路で構成されておシ、上記ビットブロッ
ク信号のＬレベルのパルスが供給される毎に、つまシデ
ジタル化データの８ビ、ト毎に、出力が反転されるもの
である。そして、この切換回路１９からの出力信号は、
上記ビットブロックダート回路１８及び切換スイッチ回
路２１Ｖｃｚそれぞれ供給される。

ここで、上記ビットブロックゲート回路１８は、切換回
路１９からの出力信号に応じて、クロ、クジエネレータ
１４から出力される基準クロック信号を、前記シフトレ
ジスタ回路１５゜１６のクロック入力端（ＣＫ）に選択
的に導（ものである。すなわち、例えば、切換回路１９
の出力がＬレベルのとき基準クロ、り信号をシフトレジ
スタ回路１５に導き、切換回路１９の出力がＨ（ハイ）
レベルのとき基準クロック信号をシフトレジスタ回路１
６に導くように動作するものである。

そして、上記シフトレジスタ回路１５．１６は、そのク
ロック入力端（ＣＫ）に基準クロック信号が供給される
と、該基準クロック信号に同期しで、前記ＡＤ変換回路
１３から出力されるデジタル化データをシリアルに取シ
込むとともに、８ビツト／４ラレルに出力するものであ
る。

ただし、シフトレジスタ回路１５．１６は、基準率クロ
ック信号の供給が停止されたときには、それ以前に取）
込んだデータを保持出力しているものである。

このため、今、ＡＤ変換回路１３から出力されたデジタ
ル化データを、第２図（ｃ）に示すように、ピットブロ
ック信号のパルス毎に８ビツトづつ仮想的に区切シ、区
切られた８ビツトのデータをビットブロックデータ（Ｄ
ｎ）（ｎは正の整数）と称することにすると、シフトレ
ジスタ回路１５．１６には、第２図（ｄ）　、　（、）
に示すように、交互にピットブロックデータ（Ｄｎ）が
取シ込まれることになる。この場合、第２図（ｄ）　ｊ
　（＠ｌ）から明らかなように、シフトレジスタ回路１
５゜１６は、一方が基準クロック信号に基づいてデジタ
ル化データを取シ込ん°でいる状態では、他方は以前の
ビットブロックデータ（Ｄｎ）を保持出力している。

そして、上記シフトレジスタ回路１５，１６からノヤラ
レルに出力されるデータは、データコン／４レータ２２
及び前記切換スイッチ回路２１に、それぞれ供給される
。このうち、データコン／４　Ｌ／−夕２２は、両シス
トレジスタＤＯ路１５１１６から出力データが一致して
いるが不一致であるかを判別するものである。ただし、
第２図（ｆ）に示すように、シフトレジδり回路１５．
１６の一方がデジタル化データをシフトしている最中に
おいては、シフト動作中のシフトレジスタ回路１５また
は１６から基準クロック信号に同期してパラレルにデー
タが出力されても、このトキのデータコンノぐレータ２
２の出力（第２図（ｆ）中Ｘ印で示す）は、正規のデー
タと認めない、つまシ利用されないようになされている
。すなワチ、データコンパレータ２２は、一方のシフト
レジスタ回路１５または１６に完全に８ピ。

ト分のデジタル化データが取シ込まれたとき、つまシビ
ットブロック信号がＬレベルになった時点での両シフト
レジスタ回路１’５．１６からの出力データを比較した
結果のみを正規のデータとして利用されるようになされ
ている。

要スるに、データコンパレータ２２は、連続するビット
ブロックデータ（例えば（Ｄｎ）と（Ｄｎ＋１）等）が
一致しているか不一致であるかを判別し、一致状態でＬ
レベル、不一致状態でＨレベルの検出データを出力する
ものである。

ここで、データコンパレータ・２２によって、連続する
ビットブロックデータの゛一致不一致を判別するという
ことは、取シも直さず、前記入力端子１１に供給された
アナログ情報信号が、無信号状態であるか有信号、状態
であるかを、判別しているということである。すなわち
、無信号状態であれば、ＡＤ変換回路１３から出力され
るデジタル化データはＬレベルが続くことになるので、
データコンノぐレータ２２で一致が判別されることによ
シ、無信号状態と判断されるものである。また、有信号
状態であれば、連続するビットブロックデータが一致す
ることはまずないと考えられるので、データコンパレー
タ２２で不一致が判別されるととによシ、有信号状態と
判断されるものである。

そして、第２図では、ピットブロックゾーン（Ｄｎ）と
（Ｄｎ＋１）とが共にＬレベル、っまシ無信号状態にな
った場合を示している。このため、データコン−々レー
タ２２から出力される検出データは、第２図（ｆ）に示
すように、ビットブロックデータ（Ｄｎ）と（Ｄｎ＋、
）とを比較したときだけＬレベルとなってお夛、それ以
外はＨレベルとなっているものである。

一方、前記切換スイッチ回路２ノは、前記切換回路１９
からの出力信号に応じて、両シフトレジスタ回路１５．
１６から出力されるビットブロックデータを、選択的に
スイッチ回路２３に導くものである。すなわち、この切
換スイッチ回路２１は、前記ピットブロックゲート回路
１８と逆に、切換回路１９の出力がＨレベルのときシフ
トレジスタ回路１５から出力される゛ビットブロックデ
ータをスイッチ回路２３に導き、切換回路１９の出力が
Ｌレベルのときシフト動作中′り回路１６から出力され
るピットプロ、クデータをスイッチ回路２３に導゛くよ
うに動作するものである。要するに、切換スイッチ回路
２１は、両シフトレジスタ回路１５．１６のうち、基準
クロック信号が非供給状態となっている方に保持されて
いるビットブロックデータをスイッチ回路２３に導（も
のである。このため、切換スイッチ回路２１から出力さ
れるデータは、第２図ω）に示すように、第２図（Ｃ）
に示すデジタル化データよシも１ピツトブロツクデ一タ
分だけ遅れた信号となっている。

ここで、前記データコンパレータ２２から出力される検
出データは、制御Ｃ−ト回路２４の制御入力端（Ｃ１）
に供給されるとともに、オア回路２５を介してワンショ
ットマルチバイブレータ回路（以下ＭＶ回路という）２
６に供給さ　−れている。また、この制御ダート回路２
４及びオア回路２５には、前記ビットブロック生成カウ
ンタ１７から出力されるビットブロック信号が供給され
ている。

そして、今、データコンパレータ２２から出力される検
出データがＨレベル、つまり有信号状態が検出されたと
すると、まず、オア回路２５の出力は、ピッ°ドブロッ
ク信号に無関係にＨレベルとなシ、このときＭＶ回路２
６は駆動されず、ＭＶ回路２６の出力は、第２図（ｈ）
に示すように、Ｈレベルに規定されている。また、上記
制御ダート回路２４は、その制御入力端（Ｃ４）がＨレ
ベルになることによシ、第２図（１）に示すように、ビ
ットブロック信号をそのまま、ビットブロックカウンタ
２７のクリア入力端（ＣＬ、）及び前記スイッチ回路２
３の制御入力端（Ｃ）に出力するものである。

ここで、上記ピットブロックカウンタ２７は、８ビツト
出力のカウンタ回路であシ、そのクロック入力端（ＣＫ
）に供給されるビットブロック信号のＬレベルパルス数
を１〜２５５まで、カウントし得るものである。そして
、このピットブロックカウンタ２７からの出力カウント
値は、検出回路２８及び前記スイッチ回路２３に、それ
ぞれ供給される。また、このビットゾロツクカウンタ２
７は、そのクリア入力端（ＣＬ、）にＬレベルが印加さ
れると、出力がオールｒＯＪにクリアされるものである
。

このため、上記のように、データコンパレータ２２の出
力がＨレベルの場合には、制御ダート回路２４からビッ
トブロック信号がそのまま出力されるので、ピットブロ
ックカウンタ２７は１ビツトブロツクデータ毎にクリア
される。

したがって、ピットブロックカウンタ２７の出力は、第
２図（ｊ）Ｋ示すように、オール「０」となっている。

　　　゛一方、上記スイッチ回路２３は、その制御入力端（Ｃ）
がＬレベルのとぎに切換スイッチ回路２３の出力データ
を前記ＩＣメモリ２０に導き、制御入力端（Ｃ）がＨレ
ベル９ときにビ。

ドブロックカウンタ２７からの出力カウント値をＩＣメ
モリ２０に導（ように動作するものである。このため、
’ｒｃメモリ２０には、ビットブロック信号のＬレベル
期間にのみ切換スイッチ□回路２１の出力、つまシデジ
タル化データが導かれる。　　　　　　　　　　　゛ここで、上記制御ｆ−）回路２４の出力（ビットブロッ
ク信号）は、アンド回路２９を介して、ＩＣメモリ２０
の書込み制御端子（Ｗ）に供給されるとともに、アドレ
スカウンタ制御回路３０に供給されている。そして、Ｉ
Ｃメモリ２Ｑは、その書込み制御端子（Ｗ）がＬレベル
のとき、データを書込むものである。また、アドレスカ
ウンタ制御回路３０は、記録モードではアンド回路２９
の出力をそのままアドレスカウンタ３１に導くように動
作する。ここで、上記アンド回路２９の出力は、ＭＹ回
路２６の出力がＨレベルであるため、結局制御ダート回
路２４の出力、つまシビットブロック信号となっている
。

このため、ＩＣメモリ２０は、ビットブロック信号のＬ
レベル／４ルスが発生されたとき、切換スイッチ回路２
１の出力、つまシデジタル化データが供給され、かつ書
込み状態となされる。

また、アドレスカウンタ３１は、ビットブロック信号の
Ｌレベル／ぐルスをカウントして、ＩＣメモリ２０のア
ドレスをインクリメントすることになる。このため、連
続するビットブロックデータの不一致状態が継続されて
いる間は、ＩＣメモリ２０にデジタル化データが８ピツ
トのビットブロックデータ単位、つまシワード単位で順
次記録されることになる。

上記のような記録状態で、データコンパレータ２２から
出力される検出データがＬレベル、つまシ無信号状態が
検出されたとする。すると、上記制御ダート回路２４は
、その制御入力端（Ｃ４）がＬレベルになることによシ
、第２図（１）に示すように、ビットブロック信号に無
関係にＨレベルを出力するようになる。このため、ビッ
トブロックカウンタ２７は、そのクリア入力端（ＣＬｌ
）がＬレベルとならないので、ビットブロック信号のＬ
レベルＡ？ルスをカウントし得るようになる。また、ス
イッチ回路２３は、ピットブロックカウンタ２７から出
力されるカウント値をＩＣメモリ２０に導（ようになさ
れている〇一方、データコンパレータ２２の出力がＬレ
ベルに立下がったとき、ビットブロック信号もＬレベル
に立下がるので、オア回路２５の出力がＬレベルとなる
。このとき、Ｍｖ回路２６が駆動され、その出力端から
は第２図（ｈ）に示すようなＬレベルのパルスが発生さ
れる。このため、アンド回路２９からもＬレベルパルス
が発生され、このＬレベルパルスの立下シでＩＣメモリ
２０が書込み状態となされるとともに、該ＬレベルＩＪ
？　／Ｉ／　スＯ立上’）でアドレスカラ７１　Ｊ　１
　カインクリメントされＩＣメモリ２ｏのアドレスがイ
ンクリメントされるようになる。

ところで、ピットブロックカウンタ２７は、ビットブロ
ック信号の立上シをカウントするように動作する。この
ため、Ｍｖ回路２６の出力が第２図（ｈ）に示すように
、Ｌレベルに立下がシエＣメモリ２０が書込み状態とな
った時点では、ビットブロックカウンタ２７はまだカウ
ント値ｒＯＪ　（つまシ８ピットオール「０」）となっ
ている・したがって、この時点では、ＩＣメモリ２０に
は、８ビツトつまシ１ワードオールｒＯＪが記録される
ことになる。そして、このときＩＣメモリ２０に記録さ
れた８ビツトオールｒＯＪのデータを、以後マーカデー
タと称することにする。

また、アンド回路２９から出力されたＬレベル・ぐルス
がＨレベルに立上がシ、アドレスカウンタ３１がインク
リメントされてから以降は、アンド回路２９の出力がＨ
レベルのままとなるので、アドレスカウンタ３１はカウ
ント動作を行なわずＩＣメモＩｊ　２０のアドレスが進
行されな（なるとともに、ＩＣメモリ２０が書込み状態
になされな（なる。

すなわち、ＩＣメモリ２０は、データ、コンパレータ２
２の出力がＬレベルになつ、た時点で、マーカデータが
記録され、該マーカデータが記録されたアドレスの次の
アドレスが指定された状態で書込み動作が停止されるよ
うになるものである。そして、ビットブロックカウンタ
２７ハ、データコンノやレータ２２からＬレベルが出力
されている間、ビットブロック信号のＬレベルパルスを
カウントし、そのカウント値を第２図（ｊ）に示すよう
にスイッチ回路２３に出力している。

上記のような無信号入力状態で、有信号入力状態になっ
たとする。すると、データコンパレータ２２の出力がＨ
レベルに反転するので、制御ダート回路２４からは前述
したようにビットブロック信号が出力される。ここで、
データコンパレータ２２の出力がＨレベルに立上がった
状態では、ビットブロック信号はＬレベルに立下がって
いる。このため、アンド回路２９の出力もＬレベルに立
下シ、この立下シによってＩＣメモリ２０が書込み状態
となされる。このため、ＩＣメそり２０には、ビットブ
ロックカウンタ２７の出力カウント値が記録されるよう
になる。力お、上記スイッチ回路２３は、その制御入力
端（Ｃ）がＬレベルに立下がったとき、ビットブロック
カウンタ２７の出力カウント値がＩＣメモリ２０に記録
されるまでの時間遅れをもって切換スイッチ回路２１の
出力をＩＣメモリ２０に導くように切換わるものでおる
。そして、アンド回路２９の出力が再びＨレベルに立上
がったとき、アドレスカウンタ３１がインクリメントさ
れ、以下前述したように、デジタル化データがワード単
位でＩＣメモリ２０に記録含れるよりになるものである
。

ここで、第３図（、）は、ＩＣメモリ２０に記録される
データの内容を示すものである。すなわち、有信号状態
では、デジタル化データが順次記録される。そして、今
、無信号状態となシデータコンパレータ２２の出力ｉ）
Ｅ　Ｌレベルになって、アドレス（Ａｎ）にマーカデー
タが書込まれたとする。すると、ＩＣメモリ２０は、次
のアドレス（Ａｎ＋１）が指定された状態で待機される
。

そして、無信号状態から有信号状態になシデータコンパ
レータ２２の出力がＨレベルになると、上記アドレス（
Ａｎ＋１）にピットブロックカウンタ２７のカウント値
が記録され、以下再びデジタル化データが記録されるよ
うになるものである。

また、無信号状態が長く継続され、ピットブロックカウ
ンタ２７の出力カウント値が８ピツトオール「ＩＪ　（
＝２５５　）となると、このオール「１」出力を検出回
路２８が検出して、検出信号を制御ダート回路２４の制
御入力端（Ｃ２）に出力する。すると、制御ダート回路
２４は、ＬレベルのＡｌｌスス号を、１つのピットブロ
ック長を越えない時間内で、２回出力する。このため、
第１のＬレベルパルスの立下シでＩＣメモリ２０が書込
み状態となシ、ピットブロックカウンタ２７の出力カウ
ン′ト値（８ピツトオール「１」）が書込まれるととも
に、第１のＬレベルノ４ルスの立上シでＩＣメモリ２０
のアドレスがインクリメントされ、かつピットブロック
カウンタ２１の出力が８ピツトオール「０」にクリアさ
れる。そして、引続き、第２のＬレベルノ４ルスの立下
シで再びＩＣメモリ２０が書込み状態とな）、ピットブ
ロックカウンタ２７の出力（８ピツトオール「０」）が
マーカデータとしてＩＣメモリ２０に書込まれるととも
に、第２のＬレベルパルスの立上シでＩＣメモリ２Ｑの
アドレスがインクリメントされ、かつピットブロックカ
ウンタ２７がクリアされる。その後、ピットブロックカ
ウンタ２７のカウント値ぎ再びオール「１」になると、
前述したように制御ダート回路２４から再び２回しレベ
ルノ４ルスが発生され、上記と同様の動作が繰シ返され
るものである。

このため、無信号状態が長く継続されたときには、第３
図（ｂ）に示すように、マーカデータとオール「１」デ
ータとが交互にＩＣメモリ２０に記録されるようになる
ものである。

次に、再生動作について説明する。この場合、まず、固
体化レコーダ装置を再生状態とするための図示しないス
イッチを操作する。すると、第１図に示すスイッチ３２
が図示の位置に切換えられる。このため、スイッチ回路
２３．制御ダート回路２４　、　ＭＹ回路２６及びピッ
トブロックカウンタ２７は、そのクリア入力端（ＣＬ）
が接地レベル（Ｌレベル）となるため、非動作状態とな
シ、特にスイッチ回路２３の出力端はＩＣメモリ２０か
らのデータの読出しを考慮して、例えば７０−ティング
状態となされる。また、ＩＣメモリ２０は、その図示し
ない読出し制御端子に読出し要求信号が供給されること
によシ、読出し状態となされる。

ここで、前記ビットブロック生成カウンタ１７かち出力
されるビットブロック信号は、再生時ピットブロックカ
ウンタ３３及び前記アドレスカウンタ制御回路３０に、
それぞれ供給されている。そして、アドレスカウンタ制
御回路３０は、再生時において、ビットブロック信号を
アドレスカウンタ３１に導くように動作する。

このため、アドレスカウンタ３１はビットブロック信号
のＬレベルパルスをカウントし、ＩＣメモリ２０のアド
レスをインクリメントする。

そして、ＩＣメモリ２０から読出されたデジタル化デー
タは、シフトレジスタ回路３４でビ、ドブロック信号に
同期してノぐラレルに取シ込まれ、前記クロックジェネ
レータ１４から出力される基準クロック信号に同期して
シリアルにＤＡ変換回路３５に出力される。このＤＡ変
換回路３５は、デルタ復調を行なうデジタル復調器でア
シ、そのクロック入力端（ＣＫ）に基準クロック信号が
供給されていて、基準クロック信号の立下シでデジタル
化データを取シ込み、アナログデータに変換して、基準
クロック信号の立上シで出力するものである。そして、
上記ＤＡ変換回路３−５から出力されるアナログデータ
は、フィルタ機能を有する増幅回路３６及び出力端子３
７を介して、図示しないアナログ再生系に供給されるも
のである。

上記のような再生状態で、ＩＣメモリ２０からマーカデ
ータが読出されたとする。ここで、ＩＣメモリ２０の出
力データは、８人カオア回路３８を介して、前記再生時
ピットブロックカウンタ３３及びセット−リセットフリ
、プフロップ回路（以下５ＲＦＰ回路という）３９０セ
ツト入力端（Ｓ）に供給される。そして、ＩＣメモリ２
Ｑからマーカデータが読出されると、８人カオア回路３
８の出力がＬレベルとなシ、このとき、再生時ピットブ
ロックカウンタ３３が駆動され、５ＲＦＰ回路３９がセ
ット状態となされる。

このうち、再生時ピットブロックカウンタ３３は、駆動
状態でまずクリアされ、次にビットブロック信号のＬレ
ペ、ルノ（ルスをカウントして、そのカウント値を８ビ
ツトパラＶルに再生時データコンミ４レータ４０の一方
の入力端に出力するものである。また、５ＲＦＰ回路３
９は、セット状態で、アドレスカウンタ制御回路３ｏに
対してアドレスカウンタ３１を１つだけインクリメント
させてカウント動作を停止させるように作用する。この
ため、ＩＣメモリ２０は、マーカデータの記録されてい
るアドレスの次のアドレス（前記ピットブロックカウン
タ２７０カウント値が記録されている）が指定された状
態でアドレスの進行が停止される。

そして、ＩＣメモリ２０から出力され九カウント値は、
上記再生時データコｙノやレータ４０７トレジスタ回路
３４は、マーカデータが供給されたことを検出して、以
後マーカデータとそれに続くカウント値の後にＩＣメモ
リ２０からデータが読出されるまで、マーカデータをラ
ッチしてＤＡ変換回路３５に出力するものである。

このため、前記アナログ再生系からは、無信号が再生さ
れて出力されている。そして、再生時データコンノ母レ
ータ４０は、再生時ピットブロックカウンタ３３から出
力されるカウント値とＩＣメモリ２０から出力されたカ
ウント値とを比較し、両者が一致したとｉ、５ＲＦＦ回
路３９をリセット状態とする・。すると、アドレスカウ
ンタ制御回路３０は、通常の再生時と同様にビットブロ
ック信号をアドレスカウンタ３１に導くように動作し、
ＩＣメモリ２０からのデータ読出しが行なわれるように
なる。そして、ＩＣメモリ２０からデータ読出しが行な
われると、シフトレジスタ回路３４はマーカデータに代
えてＩＣメモリ２０からのデータを出力するようになり
、ここに通常再生が行なわれるものである。

また、ＩＣメモリ２０に第３図（ｂ）に示すように、マ
ーカデータとオール「１」のカウント値とが交互に記録
されている場合には、。再生時データーンパレータ４０
で一致検出が行なわれ５ＲＦＦ回路３９がリセット状態
にな力、ＩＣメモリ２０からのデータ読出しが再び開始
されると、再びマーカデータが出力されることになるの
で、以後上記と同様な動作が繰シ返されるので、結局デ
ータ記録時に存在した無信号時間が再生時にも再現され
るようになるものである。

したがって、上記実施例のような構成によれば、ＩＣメ
モリ２０の容量の節減を図ることができるとともに、再
生時に記録時と同じ無信号期間を再現する゛ことができ
るものである。

また、上記実施例で説明した各回路やカラ／り等の機能
は、総括的に１つのマイクロコンピュータ等で実現させ
るようにすることもできる。

さらに、上記実施例では、アナログ情報信号をデルタ変
調するものについて説明したが、アナログ−デジタル変
換は通常のＰＣＭ　（パルスコ−′ドモジュレーション
）方式を用いてもよいことはもちろんである。この場合
、ＰＣＭ用のＡＤ変換器の出力がビットパラレルのとき
には、シフトレジスタ回路１５．１６を複数ビットのＤ
タイプフリッゾフロップ回路に置換え、ＡＤ変換器から
のデジタル変換出力をＤタイ゛プフリップフロップ回路
に供給する。また、クロックジェネレータ１４の基準ク
ロック信号の周波数を、ＡＤ変換器のサンプリング周波
数と一致させる。

さらに、ビットブロック生成カウンタ１７は不要となシ
、ビットブロック信号はサンプリングクロック信号と共
通にする。そして、ＰＣＭ用ＯＤＡ変換器がビットパラ
レル入力ならシフトレジスタ回路３４は不要となる。

一方、ＡＤ変変換器器出力がビットシリアルの場合には
、クロックジェネレータ１４の基準クロック信号の周波
数を、ＡＤ変換器のサンプリング周波数とし、ビットブ
ロックｒ−）回路１８にクロックジェネレータ１４の基
準クロック信号に代えて、ＡＤ変換器からのデータ変換
クロック信号を供給させるようにする。さらに、コツト
ブロック生成カウンタ１７は不要となシ、ビックｆロッ
ク信号はＡＤ変換器のサンプリングクロック信号と共通
にするようにして行なうことができるものであ右。

なお、この発明は上記実施例に限定されるものではなぐ
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

〔発明の効果〕

したがって、以上詳述した。ようにこの発明によれば、
無信号時にデータをメモ°りに書込まないようにしてメ
モリ容量の節減を図如長時間記録再生に寄与させるとと
もに、再′生時には記録時と同じ無信号期間を再現する
ことができ、記録時と再生時との時間的忠実性を損なわ
ないようにし得る極めて良好な固体化レコーダ装置を提
供することができる。

【図面の簡単な説明】

第１図はこの発明に係る固体化レコーダ装置の一実施例
を示すブロック構成図、第２図は同実施例の動作を説明
するためのタイミング図、第３図は同実施例におけるＩ
Ｃメモリの記録状態を説明するための図である。１１・・・入力端子、１２・・・増幅回路、１３・・・
ＡＤ変換回路、１４・・・クロックジェネレータ、１５
．１６・・・シフトレジスタ回路、１７・・・ビットブ
ロック生成カウンタ、１８・・・ビットブロックダート
回路、１９・・・切換回路、２０・・・ＩＣメモリ、２
ノ・・・切換スイッチ回路、２２・・・データコンノ臂
レータ、２３・・・スイッチ回路、２４・・・制御ダー
ト回路、２５・・・オア回路、２６・・・ＭＶ回路、２
７・・・ビットブロックカウンタ、２８・・・検出回路
、２９・・・アンド回路、３０・・・アドレスカウンタ
制御回路、３１・・・アドレスカウンタ、３２・・・ス
イッチ、３３・・・再生時ピットブロックカウンタ、３
４・・・シフトレジスタ回路、３５・・・ＤＡ変換回路
、３６・・・増幅回路、３７・・・出力端子、３８・・
・８人カオア回路、３９・・・５ＲＦＦ回路、４０・・
・再生時データコン／４レータ。第２　図（ｊ）　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　カウント傷第３図（ａ）（ｂ）

Claims

【特許請求の範囲】

　デジタル化データを所定長のブロック毎に分割し連続
するブロックのデータの一致不一致を判別する比較手段
と、この比較手段から不一致出力が発生された状態で前
記デジタル化データを半導体記憶装置に書込む第１のデ
ータ制御手段と、前記比較手段から一致出力が発生され
た状態で前記半導体記憶装置にマーカデータを書込みそ
の後前記半導体記憶装置に対するデータの書込みを停止
させる第２のデータ制御手段と、前記比較手段から一致
出力が発生されている間前記ブロック数を数えるカウン
ト回路と、前記比較手段の出力が一致から不一致に代わ
った状態で前記カウント回路のカウント値を前記半導体
記憶装置に書込む第３のデータ制御手段と、前記カウン
ト回路が最大カウント値に達したことを検出する検出手
段と、この検出手段からの出力信号に基づいて前記第３
のデータ制御手段に無関係に前記カウント回路の最大カ
ウント値を前記半導体記憶装置に書込むとともに前記カ
ウント回路を初期状態に戻して前記ブロック数をカウン
トさせる第４のデータ制御手段とよりなる記録部を備え
るとともに、前記半導体記憶装置からデジタル化データ
を読出す読出し手段と、前記デジタル化データを分割し
たブロックに対して時間的に対応するクロック信号を発
生するクロック発生手段と、前記半導体記憶装置から前
記マーカデータが読出されたことを検出する検出手段と
、この検出手段の出力に応じて前記クロック発生手段か
らの出力クロック信号をカウントし該カウント値が前記
半導体記憶装置に書込まれたカウント値に一致するまで
前記半導体記憶装置からのデータの読出しを停止させる
第５のデータ制御手段とよりなる再生部を備えてなるこ
とを特徴とする固体化レコーダ装置。