JPS58106635A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58106635A JPS58106635A JP20517381A JP20517381A JPS58106635A JP S58106635 A JPS58106635 A JP S58106635A JP 20517381 A JP20517381 A JP 20517381A JP 20517381 A JP20517381 A JP 20517381A JP S58106635 A JPS58106635 A JP S58106635A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置に於ける記憶装置に関するもの
である。
である。
第１図は、従来の記憶装置の一例を示した図であり、上
位装置等より連続して送られてくるデータを一時格納す
るバッファレノスタ１と、このデータの格納アドレスを
指定するだめのアドレスレ）ｙ、夕、２ト−アドレスレ
ジスタ２によって指定される格納アドレスにパ、ファレ
ノスタ１のデータを格納する記憶回路３から構成されて
いる。即ち。
位装置等より連続して送られてくるデータを一時格納す
るバッファレノスタ１と、このデータの格納アドレスを
指定するだめのアドレスレ）ｙ、夕、２ト−アドレスレ
ジスタ２によって指定される格納アドレスにパ、ファレ
ノスタ１のデータを格納する記憶回路３から構成されて
いる。即ち。
上位装置等より連続して順次転送されてくる全てのデー
タは、アドレスレジスタ２の指定を順次変えながらアド
レスレジスタ２の指定する記憶回路３のアドレスに順次
記憶される。
タは、アドレスレジスタ２の指定を順次変えながらアド
レスレジスタ２の指定する記憶回路３のアドレスに順次
記憶される。
第２図は第１図のパッファレソスタ１にＡＢＣＣ・・・
と順次転送されるデータが、アドレス０かう順次記憶回
路３に記憶した時のアドレスとデータとの関係を示して
いる。一般に上位装置等より転送されるデータには、そ
のデータの性質によって転送されてくる転送単位（例え
ば・ぐイト、以下・ぐイトを単位として説明する）毎に
全て異ったバイトが転送されることは少ない。例えば住
所録のようなデータの転送を考えると１氏名欄と住所欄
の２つのフィールドに分けそれぞれ予想される最大バイ
ト数を一律に確保しておき、実際に有効なバイト数以外
のバイトはブランクコード等によりうめられているのが
通常である。即ち、有効バイト以外の部分では連続した
同一バイトの出現率は非常に高い。
と順次転送されるデータが、アドレス０かう順次記憶回
路３に記憶した時のアドレスとデータとの関係を示して
いる。一般に上位装置等より転送されるデータには、そ
のデータの性質によって転送されてくる転送単位（例え
ば・ぐイト、以下・ぐイトを単位として説明する）毎に
全て異ったバイトが転送されることは少ない。例えば住
所録のようなデータの転送を考えると１氏名欄と住所欄
の２つのフィールドに分けそれぞれ予想される最大バイ
ト数を一律に確保しておき、実際に有効なバイト数以外
のバイトはブランクコード等によりうめられているのが
通常である。即ち、有効バイト以外の部分では連続した
同一バイトの出現率は非常に高い。
本発明の目的は上記考察に基づき記憶回路の記憶容量の
節減を計ることにある。
節減を計ることにある。
本発明によれば、連続して転送されるデータをその転送
単位毎に順次格納する記憶手段と、前記データの格納ア
ドレスを指定するアドレス指定手段を有する記憶装置に
於いて、少なくとも２転送単位の同一のデータが連続し
て転送された場合第１の検出信号を出力し、少なくとも
３転送単位の同一のデータが連続して転送された場合第
２の検出信号を出力する検出手段と、前記第１の検出信
号を受は同一のデータが連続して転送された転送単位数
をカウントするカウント手段と、前記第２の検出信号が
出力しなくなった時点で前記カウント手段の内容を保持
するカウント保持手段と、前記連続して転送されるいか
なるデータとも相異なる特殊コードを発生する特殊コー
ド発生手段と。
単位毎に順次格納する記憶手段と、前記データの格納ア
ドレスを指定するアドレス指定手段を有する記憶装置に
於いて、少なくとも２転送単位の同一のデータが連続し
て転送された場合第１の検出信号を出力し、少なくとも
３転送単位の同一のデータが連続して転送された場合第
２の検出信号を出力する検出手段と、前記第１の検出信
号を受は同一のデータが連続して転送された転送単位数
をカウントするカウント手段と、前記第２の検出信号が
出力しなくなった時点で前記カウント手段の内容を保持
するカウント保持手段と、前記連続して転送されるいか
なるデータとも相異なる特殊コードを発生する特殊コー
ド発生手段と。
前記第２の検出信号が出力していない間は前記連続して
転送されるデータを前記アドレス指定手段の内容を順次
変えながら前記記憶手段に送るようにし、前記第２の検
出信号が出力した場合その同一データのうちの１つのデ
ータを前記記憶手段に送った後人のデータとして前記特
殊コード発生手段の内容を前記記憶手段に送り続いて次
のデータとして前記カウント保持手段の内容を前記記憶
手段に送るようにしたデータ送出制御手段とを有し。
転送されるデータを前記アドレス指定手段の内容を順次
変えながら前記記憶手段に送るようにし、前記第２の検
出信号が出力した場合その同一データのうちの１つのデ
ータを前記記憶手段に送った後人のデータとして前記特
殊コード発生手段の内容を前記記憶手段に送り続いて次
のデータとして前記カウント保持手段の内容を前記記憶
手段に送るようにしたデータ送出制御手段とを有し。
記憶すべきデータを圧縮して記憶させることを特徴とす
る記憶装置が得られる。
る記憶装置が得られる。
以下本発明につき図面を参照して詳細に説明する。
第３図は本発明の概念図で、１０は上位装置等より転送
されてきたデータを一時格納するパッファレノスタ、１
１は連続したデータを検出し、これをデータ圧縮して出
力するデータ圧縮のエンコーダ、１２はエンコーダ１１
によりデータ圧縮されたデータを一時格納するパ、ファ
レノスタ。
されてきたデータを一時格納するパッファレノスタ、１
１は連続したデータを検出し、これをデータ圧縮して出
力するデータ圧縮のエンコーダ、１２はエンコーダ１１
によりデータ圧縮されたデータを一時格納するパ、ファ
レノスタ。
１３は記憶回路のアドレスを指定するアドレスレジスタ
、１４はアドレスレジスタ１３により指定サレタアドレ
スにパソファレノスタ１２の内容を記憶する記憶回路を
それぞれ示している。
、１４はアドレスレジスタ１３により指定サレタアドレ
スにパソファレノスタ１２の内容を記憶する記憶回路を
それぞれ示している。
第４図は第、２図のデータを第３図のエンコーダ１１を
通して記憶回路１４に記憶した時のアドレスとデータと
の関係を示している。即ち、アドレス０，１．２・・・
に対応しデータがＡ、Ｂ、Ｃ・・・と順次記憶されてい
ることを示している。特にアドレス２，３．４に対応し
て記憶されているＣ■５はｃｃｃｃｃとＣが５回続くデ
ータが圧縮して記憶されていることを示す特別の意味を
峙たせたデータである。同様にアドレス５，６．７に対
応して記憶されているＤ＠４もＤＤＤＤとＤが４回続く
データが圧縮して記憶されていることを示している。
通して記憶回路１４に記憶した時のアドレスとデータと
の関係を示している。即ち、アドレス０，１．２・・・
に対応しデータがＡ、Ｂ、Ｃ・・・と順次記憶されてい
ることを示している。特にアドレス２，３．４に対応し
て記憶されているＣ■５はｃｃｃｃｃとＣが５回続くデ
ータが圧縮して記憶されていることを示す特別の意味を
峙たせたデータである。同様にアドレス５，６．７に対
応して記憶されているＤ＠４もＤＤＤＤとＤが４回続く
データが圧縮して記憶されていることを示している。
第５図は本発明による第３図の記憶装置におけるデータ
圧縮のエンコーダ１１の詳細を示すブロック図の一実施
例を示した図である。
圧縮のエンコーダ１１の詳細を示すブロック図の一実施
例を示した図である。
１００〜１０２はデータを格納するツク、ファレノスタ
、１０３〜１０５は制御用のフリラグフロ・ツ７’、１
０６ｉｄパッファレノスタ１００（！：１０１の出力と
を比較し２つの・り１．ファレノスタの内容が一致して
いるかどうかを検出する比較回路。
、１０３〜１０５は制御用のフリラグフロ・ツ７’、１
０６ｉｄパッファレノスタ１００（！：１０１の出力と
を比較し２つの・り１．ファレノスタの内容が一致して
いるかどうかを検出する比較回路。
１０７はパッファレノスタ１００〜１０２の出力を比較
し３つのパ１．ファレノスタの内容が一致しているかど
うかを検出する比較回路、１０８は比較回路１０６に於
いてパ、２ファレノスタ１００と１０１の内容が一致し
た時に１を加算するカウンタ、１０９はカウンタ１０８
の内容を一時保持するカウンタレジスタ、１１０は第４
図記号■を発生する特殊コード発生回路（記号■は入力
データには絶対視われない）、１１１〜１１４はアンド
ゲート回路、１１５〜１１８はインヒビットグート回路
、１１９，１２０はオアデート回路、１２１は記憶回路
、１２２は記憶回路１２１に記憶するデータを一時格納
するノ々ツファレジスタ、１２３は記憶回路１２１のア
ドレスを指定するアドレスレノスタで、オアデート回路
１２０からの出力によってアドレスレノスタ１２３の内
容を１＠次変することかできる。
し３つのパ１．ファレノスタの内容が一致しているかど
うかを検出する比較回路、１０８は比較回路１０６に於
いてパ、２ファレノスタ１００と１０１の内容が一致し
た時に１を加算するカウンタ、１０９はカウンタ１０８
の内容を一時保持するカウンタレジスタ、１１０は第４
図記号■を発生する特殊コード発生回路（記号■は入力
データには絶対視われない）、１１１〜１１４はアンド
ゲート回路、１１５〜１１８はインヒビットグート回路
、１１９，１２０はオアデート回路、１２１は記憶回路
、１２２は記憶回路１２１に記憶するデータを一時格納
するノ々ツファレジスタ、１２３は記憶回路１２１のア
ドレスを指定するアドレスレノスタで、オアデート回路
１２０からの出力によってアドレスレノスタ１２３の内
容を１＠次変することかできる。
第６図はクロックに対し第５図の・々、ツファレ、ノス
タ１００〜１０２．フリ、ツクフロ、ツク１０３〜１０
５、カラ／り１０８．カウンタレジスタ１０９゜／？ッ
ファレノスタ１２２．アドレスレジスタ１２３の内容が
時間の経過によってどのように変イヒしていくかを示し
た図である。
タ１００〜１０２．フリ、ツクフロ、ツク１０３〜１０
５、カラ／り１０８．カウンタレジスタ１０９゜／？ッ
ファレノスタ１２２．アドレスレジスタ１２３の内容が
時間の経過によってどのように変イヒしていくかを示し
た図である。
以下第６図を用いて第５図の動作を説明する。
について説明する。クロ、り０に於いてツク、ソファレ
ノスタ１００にデータとしてＡが入力されクロック１，
２．３・・・に於いて順次Ｂ、Ｃ，Ｃ・・・が入力され
る。これと同期して・９ツフアレノスタ１０１にｌクロ
ック遅れてノ９ッファレノスタ１００の内容が移送され
る。同様にして・々、、ファレノスタ１０２に１クロツ
ク遅してノぐツファノノスタ１０１の内容が移送される
。
ノスタ１００にデータとしてＡが入力されクロック１，
２．３・・・に於いて順次Ｂ、Ｃ，Ｃ・・・が入力され
る。これと同期して・９ツフアレノスタ１０１にｌクロ
ック遅れてノ９ッファレノスタ１００の内容が移送され
る。同様にして・々、、ファレノスタ１０２に１クロツ
ク遅してノぐツファノノスタ１０１の内容が移送される
。
次にフリックフロッグ１０３〜１０５の動作について説
明する。バッファレジスタ１００〜１０２の内容が全て
一致すると１０７の検出信号（これを順序は逆でちるが
第２の検出信号と名づける）を蔓はフリックフロッグ１
０３がセットされる。
明する。バッファレジスタ１００〜１０２の内容が全て
一致すると１０７の検出信号（これを順序は逆でちるが
第２の検出信号と名づける）を蔓はフリックフロッグ１
０３がセットされる。
第６図ではクロ、ツク４〜６及びクロック９．１０がこ
れに相当する。クロ１．りに同期して７１ノツノツノフ
ロ、グ１０５にフリ１．、グフロヅグ１０４の内容が移
送される。
れに相当する。クロ１．りに同期して７１ノツノツノフ
ロ、グ１０５にフリ１．、グフロヅグ１０４の内容が移
送される。
次にカウンタ１０８の動作について説明する。
カウンタ１０８は初期値として１が格納されていてバッ
ファレジスタ１００とｌｏｔの内容が一致した時１０６
の検出信号（これを第１の検出信号と名づける）を受け
１が加算される。即ちクロ。
ファレジスタ１００とｌｏｔの内容が一致した時１０６
の検出信号（これを第１の検出信号と名づける）を受け
１が加算される。即ちクロ。
り３〜６ではバッファレジスタ１０１と１０２にデータ
Ｃが入っておシ、カウンタ１０８は順次加算されてクロ
ｙり６では５となる。クロック７に示すようにバッファ
レジスタ１００と１０２の内容が一致せず比較回路１０
６が第１の検出信号を出力しない場合初期値に戻される
。
Ｃが入っておシ、カウンタ１０８は順次加算されてクロ
ｙり６では５となる。クロック７に示すようにバッファ
レジスタ１００と１０２の内容が一致せず比較回路１０
６が第１の検出信号を出力しない場合初期値に戻される
。
次にカウンタレジスタ１０９の動作について説明する。
カウンタレジスタ１０９は、フリックフロツノ１０３が
１０”で１０４が＠１”になった時。
１０”で１０４が＠１”になった時。
即ちインヒビットｆ−）回路１１５の出力によりアンド
ゲート回路１１１が開かれることによシ。
ゲート回路１１１が開かれることによシ。
１クロ、り前のカウンタ１０８の内容を移送し一時格納
する。この値は同一データの連続した回数を示している
。即ち、クロック７でデータＣの続いた回数５が格納さ
れ、クロック１１に於いてデータＤの続いた回数４が格
納される。尚クロック０〜６に於ける内容は以前の状態
によシ決まる。
する。この値は同一データの連続した回数を示している
。即ち、クロック７でデータＣの続いた回数５が格納さ
れ、クロック１１に於いてデータＤの続いた回数４が格
納される。尚クロック０〜６に於ける内容は以前の状態
によシ決まる。
次にバッファレジスタ１２２に関連する動作について説
明する。バッファレジスタ１２２には３つの経路からデ
ータが入力される。即ち、１つはアンドダート回路１１
３を通してハ、ファｖｅｘり１０２の内容が入力され、
もう１つはアンピケ９−１回Ｍｔｔ２を通してカウンタ
レジスタ１０９の内容が入力され、更にもう１つはアン
ピケ９−ト回路１１４を通して特殊コード発生回路１１
０の内容が入力される。これらのアンドゲート回路はイ
ンヒビットケ９−ト回路１１６〜１１８によってフリッ
クフロッグ１０３〜１０５の内容に応じた条件によって
開かれる。即ち、クロ、り２〜４ではインヒピットデー
ト回路１１７の出力によってアンドゲート回路１１３が
開かれることによりｌクロ、り連れてバッファレジスタ
１２２にバッファレジスタ１０２の内容が移送され、ク
ロック５ではインヒビ、トゲ９−ト回路１１８の出力に
よってアンドダート回路１１４が開かれることにより■
クロック遅れてバッファレジスタ１２２に特殊コード発
生回路１１０の内容が移送され、クロック８ではインヒ
ビットダート回路１１６の出力によってアンピケ９−ト
回路１１２が開かれることにより１クロツク遅れてバッ
ファレジスタ１２２にカウンタレジスタ１０９の内容が
移送される。
明する。バッファレジスタ１２２には３つの経路からデ
ータが入力される。即ち、１つはアンドダート回路１１
３を通してハ、ファｖｅｘり１０２の内容が入力され、
もう１つはアンピケ９−１回Ｍｔｔ２を通してカウンタ
レジスタ１０９の内容が入力され、更にもう１つはアン
ピケ９−ト回路１１４を通して特殊コード発生回路１１
０の内容が入力される。これらのアンドゲート回路はイ
ンヒビットケ９−ト回路１１６〜１１８によってフリッ
クフロッグ１０３〜１０５の内容に応じた条件によって
開かれる。即ち、クロ、り２〜４ではインヒピットデー
ト回路１１７の出力によってアンドゲート回路１１３が
開かれることによりｌクロ、り連れてバッファレジスタ
１２２にバッファレジスタ１０２の内容が移送され、ク
ロック５ではインヒビ、トゲ９−ト回路１１８の出力に
よってアンドダート回路１１４が開かれることにより■
クロック遅れてバッファレジスタ１２２に特殊コード発
生回路１１０の内容が移送され、クロック８ではインヒ
ビットダート回路１１６の出力によってアンピケ９−ト
回路１１２が開かれることにより１クロツク遅れてバッ
ファレジスタ１２２にカウンタレジスタ１０９の内容が
移送される。
最後にアドレスレジスタ１２３と記憶回路１２１に格納
されるデータについて説明する。アドレスレジスタ１２
３では／？ッファレジスタ１２２にデータをセットする
タイミングに同期してアドレスレジスタ１２３の内容が
順次変えられ、その指定されたアドレスにバッファレジ
スタ１２２の内容が記憶回路１２１に順次記憶される。
されるデータについて説明する。アドレスレジスタ１２
３では／？ッファレジスタ１２２にデータをセットする
タイミングに同期してアドレスレジスタ１２３の内容が
順次変えられ、その指定されたアドレスにバッファレジ
スタ１２２の内容が記憶回路１２１に順次記憶される。
即ちインヒビットダート回路１１６〜１１８の出力によ
υノ寸ッファレジスタ１２２にデータをセットすると同
時にオアダート回路１２０を通してアドレスレジスタ１
２３のアドレス指定が順次変えられる。第６ 図に於イ
てアドレスレジスタ１２３の初期値を０とした時、アド
レス０，１．２，３．４・・・に対応シテパッファレジ
スタ１２２の内容Ａ ＋ Ｂ ＋ Ｃｒ■、５・・・が
記憶されることが示されている。即ち。
υノ寸ッファレジスタ１２２にデータをセットすると同
時にオアダート回路１２０を通してアドレスレジスタ１
２３のアドレス指定が順次変えられる。第６ 図に於イ
てアドレスレジスタ１２３の初期値を０とした時、アド
レス０，１．２，３．４・・・に対応シテパッファレジ
スタ１２２の内容Ａ ＋ Ｂ ＋ Ｃｒ■、５・・・が
記憶されることが示されている。即ち。
第５図の入力データとして第２図のデータが入力以上の
説明で明らかなように１本発明によると大幅に記憶回路
の容量を節減できるという効果がある。
説明で明らかなように１本発明によると大幅に記憶回路
の容量を節減できるという効果がある。
第１図は従来の記憶装置の一例を示した図、第２図は第
１図の記憶装置に於けるデータとアドレスとの関係を示
した図、第３図は本発明の概念図。 第４図は第３図の記憶装置に於けるデータとアドレスと
の関係を示した図、第５図は本発明の一実施例をプロ、
りで示した図、第６図は第５図の各レジスタの状態遷移
を示した図である。 記号の説明：１はバッファレジスタ、２はアドレスレジ
スタ、３′は記憶口ｕ、ｘｏはパ、ｙ−ｙアレノスタ、
Ｉｌはエンコーダ、１２ｆｄパッファレノスタ、１３は
アドレスレジスタ、１４は記憶回路。 ｉｏｏ〜１０２はバッファレジスタ、１０３〜１０５は
フリラグフロツノ、１０６．１０７は比較回路。 ｌＯ８はカウンタ、１０９はカウンタレジスタ。 １１０は特殊コード発生回路、１１１〜１１４はアンド
ダート回路、ｚ５〜１１８はインヒビットグート回路、
１１９，１２０はオアダート回路。 １２１は記憶回路、１２２はノぐツファレノスタ。 １２３１ｄ７）’ｌ／ｌレススタをそれぞれあられして
いる。 １３ ’ｉ １０ ／Ｉ ／２ ／３ ／
４ １５ −−−２３４ ／ ／ ／
／ ／−−−５５５４４４４４−−− ■ ５ Ｄ ■ ■ ４ ＥＦ −−−４５６７δ
９−一一
１図の記憶装置に於けるデータとアドレスとの関係を示
した図、第３図は本発明の概念図。 第４図は第３図の記憶装置に於けるデータとアドレスと
の関係を示した図、第５図は本発明の一実施例をプロ、
りで示した図、第６図は第５図の各レジスタの状態遷移
を示した図である。 記号の説明：１はバッファレジスタ、２はアドレスレジ
スタ、３′は記憶口ｕ、ｘｏはパ、ｙ−ｙアレノスタ、
Ｉｌはエンコーダ、１２ｆｄパッファレノスタ、１３は
アドレスレジスタ、１４は記憶回路。 ｉｏｏ〜１０２はバッファレジスタ、１０３〜１０５は
フリラグフロツノ、１０６．１０７は比較回路。 ｌＯ８はカウンタ、１０９はカウンタレジスタ。 １１０は特殊コード発生回路、１１１〜１１４はアンド
ダート回路、ｚ５〜１１８はインヒビットグート回路、
１１９，１２０はオアダート回路。 １２１は記憶回路、１２２はノぐツファレノスタ。 １２３１ｄ７）’ｌ／ｌレススタをそれぞれあられして
いる。 １３ ’ｉ １０ ／Ｉ ／２ ／３ ／
４ １５ −−−２３４ ／ ／ ／
／ ／−−−５５５４４４４４−−− ■ ５ Ｄ ■ ■ ４ ＥＦ −−−４５６７δ
９−一一
Claims (1)
- 【特許請求の範囲】 て １、 連続し確転送されるデータをその転送単位毎に順
次格納する記憶手段と、前記データの格納アドレスを指
定するアドレス指定手段を有する記憶装置に於いて、少
なくとも２転送率位の同一のデータが連続して転送され
た場合第１の検出信号を出力し、少なくとも３転送率位
の同一のデータが連続して転送された場合第一２の検出
信号を出力する検出手段と、前記第１の検出信号を受は
同一のデータが連続して転送された転送単位数をカウン
トするカウント手段と、前記第２の検出信号が出力しな
くなった時点で前記カウント手段の内容を保持するカウ
ント保持手段と、前記連続して転送されるいかなるデー
タとも相異なる特殊コードを発生する特殊コード発生手
段と、前記第２の検出信号が出力していない間は前記連
続して転送されるデータを前記アドレス指定手段の内容
を順次変えながら前記記憶手段に送るようにし、前記第
２の検出信号が出力した場合その同一データのうちの１
つのデータを前記記憶手段に送った後人のデムタとして
前記特殊コード発生手段の内容を前記記憶手段に送９続
いて次のデータとして前記カウント保持手段の内容を前
記記憶手段に送るようにしたデータ送出制御手段とを有
し、記憶すべきデータを圧縮して記憶させることを特徴
とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20517381A JPS58106635A (ja) | 1981-12-21 | 1981-12-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20517381A JPS58106635A (ja) | 1981-12-21 | 1981-12-21 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106635A true JPS58106635A (ja) | 1983-06-25 |
| JPS6155686B2 JPS6155686B2 (ja) | 1986-11-28 |
Family
ID=16502626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20517381A Granted JPS58106635A (ja) | 1981-12-21 | 1981-12-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106635A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111988A (ja) * | 1984-06-26 | 1986-01-20 | Toshiba Corp | 固体化レコ−ダ装置 |
| JPS6111987A (ja) * | 1984-06-26 | 1986-01-20 | Toshiba Corp | 固体化レコ−ダ装置 |
| JPS63167495A (ja) * | 1986-12-27 | 1988-07-11 | Ando Electric Co Ltd | デ−タ信号の記憶回路 |
| JP2005141696A (ja) * | 2003-11-10 | 2005-06-02 | Nec Engineering Ltd | Ｆｉｆｏメモリ制御装置及び方法 |
-
1981
- 1981-12-21 JP JP20517381A patent/JPS58106635A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111988A (ja) * | 1984-06-26 | 1986-01-20 | Toshiba Corp | 固体化レコ−ダ装置 |
| JPS6111987A (ja) * | 1984-06-26 | 1986-01-20 | Toshiba Corp | 固体化レコ−ダ装置 |
| JPS63167495A (ja) * | 1986-12-27 | 1988-07-11 | Ando Electric Co Ltd | デ−タ信号の記憶回路 |
| JP2005141696A (ja) * | 2003-11-10 | 2005-06-02 | Nec Engineering Ltd | Ｆｉｆｏメモリ制御装置及び方法 |
| JP4511819B2 (ja) * | 2003-11-10 | 2010-07-28 | Ｎｅｃエンジニアリング株式会社 | Ｆｉｆｏメモリ制御装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155686B2 (ja) | 1986-11-28 |
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