JPS61114348A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
- Publication number
- JPS61114348A JPS61114348A JP23470684A JP23470684A JPS61114348A JP S61114348 A JPS61114348 A JP S61114348A JP 23470684 A JP23470684 A JP 23470684A JP 23470684 A JP23470684 A JP 23470684A JP S61114348 A JPS61114348 A JP S61114348A
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- JP
- Japan
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- signal
- random access
- semiconductor memory
- memory cell
- access memory
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリセル上の選択されたアドレスの記
憶内容に論理“１”を加算、シ、その出力を元のアドレ
スに格納する機能を内蔵したランダムアクセスメモリに
関する。
憶内容に論理“１”を加算、シ、その出力を元のアドレ
スに格納する機能を内蔵したランダムアクセスメモリに
関する。
例えば文字認識装置においては１通常５被認識文字パタ
ーンを光学的に観測して画素毎の濃度を多値データとし
て読み取って画像メモリに−たん格納したあと、各画素
の値が閾値より濃いか淡いかを判定し、パターン構成画
素（黒画素）と背景構成画素（白画素）とに識別するこ
とにより、２値データに変換するための処理が行われる
が、前記闇値を決めるために、濃度ヒストグラムがよく
用いられる。
ーンを光学的に観測して画素毎の濃度を多値データとし
て読み取って画像メモリに−たん格納したあと、各画素
の値が閾値より濃いか淡いかを判定し、パターン構成画
素（黒画素）と背景構成画素（白画素）とに識別するこ
とにより、２値データに変換するための処理が行われる
が、前記闇値を決めるために、濃度ヒストグラムがよく
用いられる。
濃度ヒストグラムは、濃度を横軸とし、それぞれの濃度
を持つ画素の出現数を縦軸として表したものであり１文
字あるいは線図形等においては。
を持つ画素の出現数を縦軸として表したものであり１文
字あるいは線図形等においては。
一般に、第２図に例示するように鞍部の形のものが得ら
れ、鞍部を挟んで低濃度側に分布する画素は背景構成画
素、また高濃度側に分布する画素はパターン構成画素と
見なすことができる。
れ、鞍部を挟んで低濃度側に分布する画素は背景構成画
素、また高濃度側に分布する画素はパターン構成画素と
見なすことができる。
したがって、前記２値化に際しては、まず濃度ヒストグ
ラムを作り、二つの分布を分ける鞍部の濃度を求め、こ
れを闇値Ｔｈとして用いる。
ラムを作り、二つの分布を分ける鞍部の濃度を求め、こ
れを闇値Ｔｈとして用いる。
また１例えば文字認識装置においては１通常。
被認識文字パターンの特徴と、予め準備した文字種毎の
標準文字パターンの特徴とを照合することによって、被
認識文字パターンの文字種を決定するのであるが、この
特徴として、前記のようにして得られた２値パターンの
縦軸および横軸に対する投影（分布）を用いることがあ
る。
標準文字パターンの特徴とを照合することによって、被
認識文字パターンの文字種を決定するのであるが、この
特徴として、前記のようにして得られた２値パターンの
縦軸および横軸に対する投影（分布）を用いることがあ
る。
その他１文字認識をはじめ画像処理の技術分野において
は、平面状に分布する膨大な量の画素の中から何等かの
画素の数を計数するという処理がよく用いられる。
は、平面状に分布する膨大な量の画素の中から何等かの
画素の数を計数するという処理がよく用いられる。
この際、計数値を記憶するメモリセルの他に。
あるアドレスの記憶内容に加算を施し、加算結果を元の
アドレスに格納する加算器を内蔵したランダムアクセス
メモリが提供されることが望まれている。
アドレスに格納する加算器を内蔵したランダムアクセス
メモリが提供されることが望まれている。
° 第３図は従来例の構成を示すブロック図であり。
１は中央処理装置（ＣＰＵ）、２はバス、３はバス２に
よって中央処理装置１に接続される画像メモリ、また、
４はバス２によって中央処理装置１に接続されるランダ
ムアクセスメモリ （ＲＡＭ）である。
よって中央処理装置１に接続される画像メモリ、また、
４はバス２によって中央処理装置１に接続されるランダ
ムアクセスメモリ （ＲＡＭ）である。
以上のような構成によって１例えば１画像メモＩ７３に
格納される多値画像データの濃度ヒストグラムを求め、
その結果をランダムアクセスメモリ４に格納する場合に
は１画像メモリ３に格納される画像データを１画素ずつ
読み取り１その都度。
格納される多値画像データの濃度ヒストグラムを求め、
その結果をランダムアクセスメモリ４に格納する場合に
は１画像メモリ３に格納される画像データを１画素ずつ
読み取り１その都度。
その濃度の値をランダムアクセスメモリ４のアドレスと
して、ランダムアクセスメモリ４の記憶内容に“１”を
加算するという処理を行う。
して、ランダムアクセスメモリ４の記憶内容に“１”を
加算するという処理を行う。
上記の構成においては２行われる処理は、ランダムアク
セスメモリ４のあるアドレスの記憶内容を読み取り、そ
の値に“ｌ”を加算し、加算結果を元のアドレスに書き
込むという極めて単純な処理である。
セスメモリ４のあるアドレスの記憶内容を読み取り、そ
の値に“ｌ”を加算し、加算結果を元のアドレスに書き
込むという極めて単純な処理である。
ところが１画像メモリ３に記憶される画像データは二次
元の量であるため極めて膨大であり、処理に長時間を必
要とし、この処理のために、中央処理装置１が長時間に
わたって占有されるという問題点があった。
元の量であるため極めて膨大であり、処理に長時間を必
要とし、この処理のために、中央処理装置１が長時間に
わたって占有されるという問題点があった。
本発明になるランダムアクセスメモリは、半導体メモリ
セルと、前記半導体メモリセルの選択されたアドレスの
記憶内容を一時記憶するラッチと。
セルと、前記半導体メモリセルの選択されたアドレスの
記憶内容を一時記憶するラッチと。
外部からキャリー信号が入力されたとき前記ラッチの記
憶内容に論理″１”を加算する加算器と。
憶内容に論理″１”を加算する加算器と。
前記加算器の和と外部から入力された信号との何れかを
選択するマルチプレクサと、前記外部から入力された信
号をクロック信号によって一時保持するフリップフロ７
ブとを、同一のチップとして構成することにより、前記
問題点の解消を図ったものである。
選択するマルチプレクサと、前記外部から入力された信
号をクロック信号によって一時保持するフリップフロ７
ブとを、同一のチップとして構成することにより、前記
問題点の解消を図ったものである。
すなわち、 半導体メモリセルの他に、ラッチと、加算
器と、マルチプレクサと、フリップフロップとを同一の
チップの中に内蔵させることによって１通常のランダム
アクセスメモリが備える読み取機能および書き込み機能
の他に、半導体メモリセル上の指定されたアドレスの内
容に“１”を加算して元のアドレスに書き込む機能、い
わゆるリードモディファイライト（読取り演算嘗込み）
のアクセス機能を持たせたものである。
器と、マルチプレクサと、フリップフロップとを同一の
チップの中に内蔵させることによって１通常のランダム
アクセスメモリが備える読み取機能および書き込み機能
の他に、半導体メモリセル上の指定されたアドレスの内
容に“１”を加算して元のアドレスに書き込む機能、い
わゆるリードモディファイライト（読取り演算嘗込み）
のアクセス機能を持たせたものである。
以下に本発明の要旨を第１図に示す実施例によって具体
的に説明する。
的に説明する。
第１図（ａｌは本発明一実施例の構成図であり、５は５
１２Ｘ１ビツトの半導体メモリセル、６は半導体メモリ
セル５の選択されたアドレスの記憶内容を一時記憶する
ラッチ、 ７ａと７ｂは外部から桁上げ信号Ｃ４が入力
されたときラッチ６の記憶内容に論理“１”を加算する
加算器７を構成する要素であり、 ７ａはラッチ６の記
憶内容（Ａ）とキャリー信号Ｃｉとの論理積として桁上
げ信号Ｃｏを出力するＡＮＤ回路、 ７ｂはラッチ６の
記憶内容（Ａ）とキャリー信号Ｃｉとの排他的論理和と
して和Ｓを出力するＥＯＲ回路、８は加算器７が出力す
る和Ｓと外部から入力されたデータＤｉとの何れかを選
択するマルチプレクサ（ＭＰＸ）、９は外部から入力さ
れたデータＤｉをクロック信号ＣＬによって一時保持す
るフリップフロップ（ＦＦ）である― また、１０はマルチプレクサ８の出力と半導体メモリセ
ル５の入力側との間に設けられる第一のゲート１１は半
導体メモリセル５の出力側に設けられる第二のゲート、
１２ばモード選択信号ＭＳとチップ選択信号ＣＳと薔込
み許可信号ＷＥとを制御入力とし、第１図（ｂｌに表示
する関係に従って、フリップフロップ９のクロック信号
ＣＬと第一のゲート１０の制御信号ＧＳＩと第二のゲー
トｌｌの制御信号ＧＳ２とを制御出力として発止する制
御回路である。
１２Ｘ１ビツトの半導体メモリセル、６は半導体メモリ
セル５の選択されたアドレスの記憶内容を一時記憶する
ラッチ、 ７ａと７ｂは外部から桁上げ信号Ｃ４が入力
されたときラッチ６の記憶内容に論理“１”を加算する
加算器７を構成する要素であり、 ７ａはラッチ６の記
憶内容（Ａ）とキャリー信号Ｃｉとの論理積として桁上
げ信号Ｃｏを出力するＡＮＤ回路、 ７ｂはラッチ６の
記憶内容（Ａ）とキャリー信号Ｃｉとの排他的論理和と
して和Ｓを出力するＥＯＲ回路、８は加算器７が出力す
る和Ｓと外部から入力されたデータＤｉとの何れかを選
択するマルチプレクサ（ＭＰＸ）、９は外部から入力さ
れたデータＤｉをクロック信号ＣＬによって一時保持す
るフリップフロップ（ＦＦ）である― また、１０はマルチプレクサ８の出力と半導体メモリセ
ル５の入力側との間に設けられる第一のゲート１１は半
導体メモリセル５の出力側に設けられる第二のゲート、
１２ばモード選択信号ＭＳとチップ選択信号ＣＳと薔込
み許可信号ＷＥとを制御入力とし、第１図（ｂｌに表示
する関係に従って、フリップフロップ９のクロック信号
ＣＬと第一のゲート１０の制御信号ＧＳＩと第二のゲー
トｌｌの制御信号ＧＳ２とを制御出力として発止する制
御回路である。
なお、 へ〇〜へ８はアドレス選択信号、 Ｄｏはデー
タ読み取り出力を示す。
タ読み取り出力を示す。
以上のような構成によって、制御回路１２の制御入力と
して第１図（ｂ）に示す条件■の組合せを入力すると、
クロ７り信号ＣＬが“１”になり、この状態で入力デー
タＤｉとして１１を与えるとマルチプレクサ８は入力デ
ータＤｉを選択する。
して第１図（ｂ）に示す条件■の組合せを入力すると、
クロ７り信号ＣＬが“１”になり、この状態で入力デー
タＤｉとして１１を与えるとマルチプレクサ８は入力デ
ータＤｉを選択する。
このあと、制御回路１２の制御入力として第１図（ｂｌ
に示す条件■の組合せを入力すると、制御信号ＧＳ２が
“１″になって第二のゲート１１が開かれるので、半導
体メモリセル５は読取りのモードに接続される。
に示す条件■の組合せを入力すると、制御信号ＧＳ２が
“１″になって第二のゲート１１が開かれるので、半導
体メモリセル５は読取りのモードに接続される。
同じくマルチプレクサ８が入力データＤｉを選択した状
態で、制御回路１２の制御入力として第１図（′ｂ）に
示す条件■の組合せを入力すると、制御信号ＧＳＩが１
”になって第一のゲートＯが開かれるので、半導体メモ
リセル５は書込みのモードに接続される。
態で、制御回路１２の制御入力として第１図（′ｂ）に
示す条件■の組合せを入力すると、制御信号ＧＳＩが１
”になって第一のゲートＯが開かれるので、半導体メモ
リセル５は書込みのモードに接続される。
また、前記のようにクロック信号ＣＬを“１”とした状
態で、入力データＤｉとして“０”を与えるとマルチプ
レクサ８は加算器７が出力する和Ｓを選択する。このあ
と、制御回路１２の制御入力として第１図（ｂｌに示す
条件■の組合せを人力すると。
態で、入力データＤｉとして“０”を与えるとマルチプ
レクサ８は加算器７が出力する和Ｓを選択する。このあ
と、制御回路１２の制御入力として第１図（ｂｌに示す
条件■の組合せを人力すると。
制御信号ＧＳＩが“１”になって第一のゲート１０が開
かれ、半導体メモリセル５は前記リードモディファイラ
イトのモードに接続される。
かれ、半導体メモリセル５は前記リードモディファイラ
イトのモードに接続される。
第１図（Ｃ１は以上のようなう構成による５１２Ｘ １
ビツトのランダムアクセスメモリの端子配列図である。
ビツトのランダムアクセスメモリの端子配列図である。
また、このようにして構成した１６個のランダムアクセ
スメモリを、第１図（ｄ）に示すように１桁上げ信号Ｃ
４とＣｏとをカスケードに接続すると共に。
スメモリを、第１図（ｄ）に示すように１桁上げ信号Ｃ
４とＣｏとをカスケードに接続すると共に。
最下位ビット用のランダムアクセスメモリに入力する桁
上げ信号Ｃｉを＋５ｖに接続して“１”に固定すること
によって、２進１６桁のヒストグラム演算回路を構成す
ることができる。
上げ信号Ｃｉを＋５ｖに接続して“１”に固定すること
によって、２進１６桁のヒストグラム演算回路を構成す
ることができる。
なお、第１図（ｄ）において、１３は、バス４を介して
図示省略の上位装置から与えられるアドレスの上位の上
位アドレスをデコードしてモード選択信号？ｌＳとチッ
プ選択信号Ｃ３とを得るデコード回路である。
図示省略の上位装置から与えられるアドレスの上位の上
位アドレスをデコードしてモード選択信号？ｌＳとチッ
プ選択信号Ｃ３とを得るデコード回路である。
上記構成のランダムアクセスメモリを第３図にのように
接続し２画像メモリ３に記憶する画像データをラスク走
査によって読み取り、直接記憶アクセス（ＤＭＡ）モー
ドによって、ランダムアクセスメモリ４に転送すること
により１画像データの濃度ヒストグラムが得られ、この
時、中央処理装置１の介入を従来例に比し大幅に減少す
ることができる。
接続し２画像メモリ３に記憶する画像データをラスク走
査によって読み取り、直接記憶アクセス（ＤＭＡ）モー
ドによって、ランダムアクセスメモリ４に転送すること
により１画像データの濃度ヒストグラムが得られ、この
時、中央処理装置１の介入を従来例に比し大幅に減少す
ることができる。
以上説明したように１本発明によれば、ヒストグラムの
作成において中央処理装置の介入を大幅に減少し、計算
機システムの処理効率を向上することが出来る。
作成において中央処理装置の介入を大幅に減少し、計算
機システムの処理効率を向上することが出来る。
第１図（ａ）は本発明一実施例の構成図。
第１図（ｂｌは同実施例の機能説明図。
第１図（Ｃ）は同実施例によるランダムアクセスメモリ
の端子接続図。 第１図（ｄｌは同実施例によるランダムアクセスメモリ
から２進１６桁のヒストグラム演算回路を構成する場合
の接続図。 第２図は技術の背景の説明図。 第３図は従来例の説明図である。 図中。 １は中央処理装置、 ２はバス。 ３は画像メモリ、 ５は半導体メモリセル。 ６はラッチ、 ７は加算回路。 ８はマルチプレクサ、 ９はフリップフロップ。 １２は制御回路である。 漆１因（Ｌ） ｌ Ｉ／ 図 （４ン
の端子接続図。 第１図（ｄｌは同実施例によるランダムアクセスメモリ
から２進１６桁のヒストグラム演算回路を構成する場合
の接続図。 第２図は技術の背景の説明図。 第３図は従来例の説明図である。 図中。 １は中央処理装置、 ２はバス。 ３は画像メモリ、 ５は半導体メモリセル。 ６はラッチ、 ７は加算回路。 ８はマルチプレクサ、 ９はフリップフロップ。 １２は制御回路である。 漆１因（Ｌ） ｌ Ｉ／ 図 （４ン
Claims (1)
- 半導体メモリセルと、前記半導体メモリセルの選択され
たアドレスの記憶内容を一時記憶するラッチと、外部か
らキャリー信号が入力されたとき前記ラッチの記憶内容
に論理“１”を加算する加算器と、前記加算器の和と外
部から入力された信号との何れかを選択するマルチプレ
クサと、前記外部から入力された信号をクロック信号に
よって一時保持するフリップフロップとを備えることを
特徴とするランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23470684A JPS61114348A (ja) | 1984-11-07 | 1984-11-07 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23470684A JPS61114348A (ja) | 1984-11-07 | 1984-11-07 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61114348A true JPS61114348A (ja) | 1986-06-02 |
Family
ID=16975110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23470684A Pending JPS61114348A (ja) | 1984-11-07 | 1984-11-07 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114348A (ja) |
-
1984
- 1984-11-07 JP JP23470684A patent/JPS61114348A/ja active Pending
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