JPS61112252A

JPS61112252A - 監視装置

Info

Publication number: JPS61112252A
Application number: JP60229773A
Authority: JP
Inventors: Oo Buradofuoodo Jiefurii; ジエフリー・オー・ブラドフオード
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1984-10-15
Filing date: 1985-10-15
Publication date: 1986-05-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、監視装置、特に一連の命令に応じた１個以上
のプロセッサの動作を実時間で監視する装置に関する。

〔従来技術及び問題点〕

概略的に述べれば、プロセッサは、一般にプログラムと
呼ぶ一連の命令を順次実行して動作する。

オブジェクトを作れるようにプログラムを設ｚ１するが
、このオブジェクトを完成させる際傾、一般にはデータ
と呼ぶ付加情報を参照してもよい。

基本的には、プロセッサは、中央処理装置（以下単にＣ
ＰＵという）及びメモリ装置から構成されていると考え
てもよい。根本的には、メモリ装置（以下、単にメモリ
ということもある）に蓄積された命令及びデータに応じ
て、ＣＰＵは所望動作を実行する。一般的に、メモリ装
置は多くの一連の記憶位置を具えており、各記憶位置け
１つの情報を蓄積できる。この点に関し、メモリに蓄積
された情報は、ＣＰＵの動作を命じる命令でもよいし、
この命令に応じてＣＰＵが処理するデータでもよいこと
に特に留意されたい。まだ、特定の記憶位置の内容の特
徴を、そこからは判断できない。即ち、メモリ装置の記
憶位置を試験しても。

そこに蓄積されている情報は、ＣＰＵへの命令か。

命令に応じてＣＰＵが処理するデータであるかは判定で
きない。

プロセッサは複雑な装置なので、特にグログラムを設計
したり開発する際、プロセッサの動作を監視（モニタ）
することがしばしば望ましい。従来、この監視は種々の
方法で行なっていた。

個々の装置から構成したＣＰＵに用いたアプローチの１
つの方法は１種々のレジスタの内容と。

ＣＰＵの内部で生じる種々の動作状態とを、収集して指
示装置に表示した。あるアプローチでは。

各指示装置がＣＰＵ内の関１シ・のある特定の項目に常
時関連させて、この関連した情報を連続的に表示しだ。

しかし、これでは、しばしば種々の型式の表示装置を多
く集めなければならなかった。かかるアプローチは、命
令実行制御装置の如き付加的な監視装置を具えていた。

かかる監視装置の機能は、ＣＰＵ　　がプログラム内の
独立した命令を実行するレートを制御したり、所定状態
によ“り命令の実行を停止したりするものであった。

従来の指示及び監視装置には多くの利点があり、その内
雇も顕著な利点は、プログラムの実行環境を乱すことな
く、ＣＰＵ　の動作を監視できることである。しかし、
この利点にもかかわらず、この監視機能は多少制限され
ていた。特に、このアプローチは、プログラム実行中に
このプログラムに関連して生じる事象に関する詳細情報
をわずかしか発生しなかった。この状況は、ＣＰＵ　が
特定のプログラムの実行に加えて外部事象にも応答しな
ければならないとき、一層複雑になった。

ＣＰＵを集積回路（以下、ＩＣという）として製造シ、
またＩＣパッケージ技術による制限を受ける場合、ＩＣ
として製造されたＣＰＵの内部動作を監視するのに指示
監視装置を利用するのは経済的でなかった。これは主に
、ＩＣパンケージの外にある指示装置と必要に応じて関
連した非常に多くの電気導体を引出せないという物理的
制限によった。ＣＰＵの設計の進歩につれて、ＩＣパッ
ケージ技術により物理的制限は改善されて、この制限は
限定され、ある応用では、必要とする信号を利用するた
めマルチプレクス技法を用いていた。

当然この状況は、ＣＰＵ内部の動作の監視を一層困難に
した。

ＩＣパッケージ技法により改善された物理的制限、及び
ＣＰＵ内部の動作を監視したいという要求により、多く
の別のアプローチが提案された。

かかるアプローチの１つは、ノ・−ドウエア技法を基本
とし、第２のアブロ了チは、プログラム技法。

即ちソフトウェア技法を基本とした。

概略的には、ＩＣとして製造したＣＰＵに関連した信号
は、３つのグループ、即ち制御信号、アドレス信号及び
データ信号に大きく分類できる。

これらの信号を用いて、ＣＰＵと、これに関連した構成
要素とを電気的にイノターフエースする。

よって、これらの信号を監視して、ＣＰＵ内部での基本
的動作を指示した。このアプローチを基本として、従来
、多くの技法を用いた。

１つのアプローチでは、ＣＰＵからのアドレス信号を２
つのグループに分け、各グループにおけるアドレス信号
を特定の２進重みに割当てた。そして、各信号グループ
毎に対応するアナログ信号を得た。このアナログ信号の
振巾は、２つのグループの各々のアドレス線上の信号の
２進重みに比例した。一般的に、これはデジタル・アナ
ログ変換装置を用いて行なった。そして、２つのアナロ
グ出力信号を用いて、オノロスコープの水平及び垂直偏
向板を制御した。よって、オノロスコープに得られる表
示は、ＣＰＵがアクセスしたメモリの記憶位置に関する
情報であった。このアプローチには、ＣＰＵ内の動作環
境を乱すことがないという利点があるが、’ＣＰＵの内
部動作に関連した情報は、非常に限定された。視覚的監
視装置を用いた他のアプローチにおいては、メモリの所
定部そこに表示しだ。よって、視覚表示を観察すること
により、メモリに対するＣＰＵの動作が判った。

上述の例は、ＣＰＵに関連した種々の信号を監視するこ
とにより、ＣＰＵ　内部動作を知るいくつかの従来のア
プローチである。各アプローチには。

ＣＰＵ内のプログラム動作を乱さないという共通の利点
があるが、監視技法により得た情報はいくぶん限定され
ており、ＣＰＵの内部動作に関する包括的な情報が得ら
れなかった。

プログラムを監視する他のアプローチでは、監視器自体
にＣＰＵを用いていた。かかるアプローチでは、一連の
プログラムを用いてＣＰＵを制御して１種々のレジスタ
の内容及びＣＰＵ内に生じる事象の状態を監視し、その
結果をレポートした。

このアプローチにおいては、ＣＰＵが制御プログラム（
以下、監視プログラムということもある）の制御により
動作した。監視プログラムの制御で動作する際、ＣＰＵ
の操作者の正確な制御により。

ＣＰＵは、関心のある特定プログラム内の特定命令を実
行した。このアプローチにおいて、操作者は他のアプロ
ーチ以上にＣＰＵの動作を制御できた。一般にかかる制
御動作には、一連の命令の実行１例えば１つ１つの命令
の実行、又Ｌグループ命令の実行があった。実行過程の
任意の点において、ＣＰＵの内部状態を監視し、この状
態を操作者にレポートすることが可能であった。また他
のあった。ＣＰＵを用いて、それ自体を監視するアプロ
ーチにより、ＣＰＵの動作をより大巾に制御かつ監視す
ることも可能であった。かかるアプローチでは、監視プ
ログラム自体が複雑になるので。

ＣＰＵの内部パラメータを監視することがしばしば制限
された。

しかし、ＣＰＵを用いてこのＣＰＵ自体を監視すること
による利点があるにもかかわらず、このアプローチには
、処理に基本的な固有の短所があった。特に、プログラ
ム命令の実行中の基本環境が乱れた。これは、ＣＰＵが
関Ｉシ・のあるプログラムのみの実行ではなく、監視プ
ログラムも実行しなければならないからであった。監視
プロゲラ、・、をこのように実行することにより、プロ
グラムのみを実行していたのではできないようなタスク
をＣＰＵが処理した。かかる短所が変更範囲の欠点とな
る。現在、関心のあるプログラムの実行において、この
欠点の解決が必要である。ＣＰＵは。

、！。

関心のあるプログラムと共に監視プログラムの両方を実
行しなければならないので、付加的な実行時間が必要な
のは、明らかであった。これは、ある条件下では受入れ
られるが、他の条件では最も望ましくなかった。特に、
ＣＰＵが、関心のあるプログラムを実行するのみでなく
、とのＣＰＵの外部で発生した事象にも応答しなければ
ならない環境を監視するアブリケーンヨンにおいては。

ＣＰＵ　Ｋ監視プログラムを実行するという付加的なタ
スクを負わすことは、監視すべき基本的な環境を大巾に
変化させた。これは、ＣＰＵが関心のアルプログラムを
実行し、このＣＰＵの１１１？発生した事象に応答する
時間が、監視プログラムの適当な部分を実行するに必要
な時間だけ減少したという事実による。よって、このア
プローチには。

監視したい環境が乱されるという重大な短所があった。

上述から判る如＜、ＣＰＵからの信号を監視する第１の
基本的なアプローチは、ｃｐｕが実行するプログラムに
対して忠実であるが、このアプローチには、ＣＰＵ内部
で起こる特定の動作に関する情報は非常に限定された。

同様に、ＣＰＵを用いてＣＰＵ自体を監視する第２の基
本的なアプローチは、ＣＰＵの内部動作に関するよシ詳
細な情報を得られるが、このアプローチにはプログラム
実行のＣＰＵ内環境が乱されるという欠点があった。

従来、外部事象と単一のＣ’ＰＵをインターフェースし
て、複数のＣＰＵを単一のＣＰＵとし、単一のメモリ装
置を用いる装置設計は制限された。

しかし、複数のＣＰＵ及び複数のメモリ装置を具体化し
た設計においては３種々の設計様式が可能であった。特
に、設計様式は、いくつかのＣＰＵ及びメモリ装置を含
むことができ、各ＣＰＵは専用の関連したメモリ装置を
有し、すべてのＣＰＵは共通メモリ装置をアクセス可能
であった。同様に、多くの異なる設計様式が可能であっ
た。複数のＣＰＵ及び複数のメモリ装置を含む装置設計
は。

能力が非常に向上するが、設計開発に対する非常に複雑
な問題があった。これらの点について、単一　ＣＰＵの
内部動作の監視について上述した問題は、複数のＣＰＵ
及びメモリ装置を含んだ装置において、より一層複雑で
あった。よって、ＣＰＵに関連して生じる動作を包括的
に監視する能力が非常に重要であった。最近の技法では
、複数のＣＰＵ及びメモリ装置を含む装置の動作を効率
的に監視することは不可能であった。最近実現した不充
分な監視技法では、複数のＣＰＵ及びメモリと装置を含んだ装置の設計−非常に阻害するので。

改良された監視技法がとても必要とされている。

したがって本発明の目的の１つは、１個以上のＣＰＵ及
び関連したメモリ装置の動作を実時間で監視する装置の
提供にある。

本発明の他の目的は、自律的又は相互作用的に１個以上
のＣＰＵを動作させる１つ以上のプログラムの動作を乱
すことなく、　　１個以上のＣＰＵ及び関連したメモリ
装置の動作を実時間で監視する装置の提供にある。

本発明の更に他の目的は、実時間でアサー／ヨ／検査を
行なう装置の提供にある。

本発明の他の目的は、監視装置をＣＰＵ及びメモリ装置
に永久的に関連づけることなく、　　１個以上のＣＰＵ
及び関連したメモリ装置の動作を実時間で監視する装置
の提供にある。

本発明の他の目的は、１個以上のＣＰＵ及び関連したメ
モリ装置に関する情報を蓄積する装置の提供にある。

本発明の他の目的は、ユーザが扱う抽象的概念の対応レ
ベルで１個以上のＣＰＵ及びメモリ装置の動作に関する
情報を得る装置の提供にある。

〔問題点を解決するための手段及び作用〕本発明によれ
ば、１個以上のＣＰＵ及び関連したメモリ装置の動作を
実時間で監視する。監視装置は、タグ（付は札）メモリ
（第１手段）、アトリビュート（属性）メモリ（第２手
段）、記録メモリ（第３手段）及び制御器を具えている
。この点に関し、実時間による監視とは１本来の動作環
境を乱すことなく、動作の起きた時点でこの動作を監視
することである。タグ・メモリは、メモリ装置の各記憶
位置に蓄積された情報を記述した情報を蓄積する。アト
リビュート・メモリは、関連したメモリ装置の記憶位置
を参照したＣＰＵの動作と、タグ・メモリに蓄積された
対応記述情報とを比較し、その結果を記録メモリ及び制
御器に渡す。記録メモリは、アトリビュート・メモリ及
び制御器からの結果情報を蓄積する。制御器は、監視装
置の動作と操作者をイ・／ターフエースする。

概略的にｆｉ、ＣＰＵが実行すべきプログラムに関して
、アサー／ヨン（ａｓｓｅｒｔｉｏｎ　）を作成する。

このアサーンヨ／をタグ・メモリに蓄積する。特に。

タグ・メモリは、メモリ装置の各記憶位置に関する記述
情報を蓄積する手段を具えている。よって。

メモリ装置の各記憶位置には、関連したタグ・メモＩＩ
　Ｋ蓄積した内容に対応する情報が蓄積されている。

アトリビュート・メモリはＣＰＵの動作を監視し、ＣＰ
Ｕにより関連したメモリ装置を参照するために、ＣＰ’
Ｕが参照した特定の記憶位置用にタグ・メモリに蓄積さ
れた情報を、この記憶位置に関しＣＰＵが実行した動作
と比較する。この比較結果を制御器に渡す。

記録メモリは制御器からの命令に応答して、タグ・メモ
リ及びアトリビュート・メモリと通信し。

適切な情報を蓄積する。

制御器は、タグ・メモ１鳳アトリビユート・メモリ及び
記録メモリの動作を調整し、操作者との必要なインター
フェースとなる。

本発明による監視装置は、記述情報をＣＰＵに関連した
メモリ装置の各記憶位置の内容に関連させる。この記述
情報は、タグ・メモリに蓄積する。

そして、ＣＰＵにより関連した記憶装置の各記憶位置を
参照して１本発明の監視装置は、ＣＰＵの動作をタグ・
メモリ内の関連した記述情報と比較する。次に、この比
較結果を制御器に渡す。記録メモリは所望情報を蓄積す
る。

更に、タイム・スタンプ手段を設ける。概略的には、こ
のタイム・スタンプ手段は、監視される種々の事象に関
連させるため、監視する事象の発生する時点に基準点を
設ける。よって、監視した事象を充分に再調査する際、
タイム・７２７１手段が得た情報を用いて、事象の生じ
た順序、及びこれらの間隔時間を求めることが可能であ
る。

１：実施例〕第１３図は、従来のＣＰＵ及び記憶装置の簡略化したブ
ロック図である。説明を簡単にするため。

付加的な周辺装置は除去しており、これは本発明を逸脱
することなく　ＣＰＵ及びメモリ装置にも同様に適用で
きる。

第１３図において、ＣＰＵｌ０は１通常ＣＰＵに関連し
た動作を実行し、信号線１４を介してメでの一連の独立
したアドレス指定可能な記憶位置を具えている。記憶装
置１２の各記憶位置は、情報を蓄積でき、一般にはアド
レスと呼ぶ独特な識別手段と関連している。よって、関
連したアドレスを特定することによｐ、ｃＰＵｌｏは、
メモリ装置１２の任意の独立した記憶位置の内容をアク
セスする。メモリ装置１２の記憶位置へのアドレメモリ
装置１２内の一連の記憶位置は、一連の記憶位置１６〜
２６．２８〜３ｏ及び３２〜１８のグループとして第１
３図に示す如く、一連の記憶位置のグループ又はセグメ
ントにおいてしばしば考察され、グループ又はセグメン
トの数は任意でよい。しかし、記憶位置のセグメントは
メモリ装置１２内にあってもよいし、記憶位置はメモリ
装置Ｉ２内になくてもよい。これは一般的であり。

従属したアプリケーン：１ノである。メモリ装置１２内
の任意の記憶位置を多くの異なる名称で参照できるし、
任意の名称により参照する特定の記憶位置を決定する方
法もある。

ＣＰＵ　１０がメモリ装置１２と通信する信号線１４は
、大きく３つのグループ、即ちアドレス線。

データ線及び制御線に分類する。アドレス信号線２０は
、ＣＰＵｌ０が参照しようとするメモリ装ｆｆ１１２内
の記憶位置を特定する。データ線２２は。

メモリ装置１２の参照した記憶位置の内容に関連した情
報を特定する。この点に関し、アドレス線、！。

２０内の情報によシ指定されたメモリ装置１２内の特定
の記憶位置から読出すか、この記憶位置に書込む情報を
データ線２２は表わす。制御線２４は、ＣＰＵｌ０及び
メモリ装置１２間の通信を調整すると共に、アドレス線
２０の情報で参照した特定の記憶位置から読出すのか、
この記憶位置に書込むのかを特定する機能・も具えてい
る。参照された記憶位置から読出す場合、メモリ装置１
２は。

特定した記憶位置に現在蓄積されている情報をデータ線
２２に出力して、ＣＰＵｌ０がこの情報を利用できるよ
うにする。参照した記憶位置に書込む場合、ＣＰＵｌ０
は参照した記憶位置に蓄積する情報をデータ線２２に出
力して、メモリ装置１２内の指定された記憶位置にこの
情報を蓄積する。

概略的には、ＣＰＵ１ｏは、第１４図に一般的に示す如
く、内部にいくつかのレジスタのグループを含んでいる
と概念的に表わせる。これらレジスタのグループには、
レジスタ４０〜４２で表わす一般目的レジスタと、レジ
スタ４４〜４６で表わすインデックス・レジスタと、プ
ログラム・カウンタ４８．フラグ・レジスタ５０及びス
タック・ポインタ・レジスタ５２の如き特殊目的レジス
タがある。ＣＰＵは、プログラムの実行において。

一般目的しジスタ、インデックス・レジスタ及び特殊目
的レジスタを利用する。一般用的レジスタは１種々の用
途において機能する。一般用的レジスタの用途の１つは
、ＣＰＵが瞬間的にアクセス可能な一時記憶位置として
機能する。この一般用的レジスタはメモリ装置内の記憶
位置と異なっており、メモリ装置内の記憶位置をアクセ
スするに要する時間よりも一般的に短い時間で、ＣＰＵ
がこの一般目的レジスタをアクセスできる。この一般用
的レジスタは、計算の中間結果を都合良く蓄積できる等
、多くの有用な用途がある。一般用的レジスタは、ＣＰ
Ｕの計算機能と関連させてもよく、オペランド用の一時
記憶位置として働くと共に、計算結果を蓄積する記憶位
置としても働く。

一般に、インデックス・レジスタは、しばしば他のデー
タに関連して参照する情報の蓄積位置として働く。かか
るアプリケ−／ヨンでは、インデックス・レジスタを用
いてメモリ装置の特定アドレスを蓄積したり、メモリ装
置の記憶位置を参照して、特定のインデックス・レジス
タに蓄積された情報とまず結合するメモリ参照技法を利
用する。

この技法を利用することにより、メモリ装置の記憶位置
を参照するのが非常に柔軟になる。

上述の型式のレジスタの他に、ＣＰＵは、プログラム・
カウノタ、フラグ・レジスタ、スタック・ポインタ等の
特殊目的レジスタを更に含んでいる。

ＣＰＵへの命令が、一般に連続して配列しているので９
通常、命令は対応した連続順にメモリに蓄積する。よっ
て、プログラムの実行において。

ＣＰＵはメモリの開始記憶位置から動作が開始し。

即ち、まず開始記憶位置に蓄積された命令を実行が次の
命令のために非連続の記憶位置を調べる必要があるまで
、連続している。プログラム・カラ／り・レジスタは、
ＣＰＵに関連したメモリ装置のアドレスを蓄積するが、
このアドレスにはＣＰＵが実行する次の命令が含まれて
いる。一般にフラグ・レジスタは、他のレジスタの状態
に関する情報か、ＣＰＵが実行した特定動作の結果を蓄
積している。この情報は、特定レジスタの内容がＯであ
ることを示したＬ　　ＣＰＵ内のいくつかのレジスタを
特徴とする特定の計算結果を示す。これは。

通常結果を蓄積するレジスタの蓄積能力による。

一般にスタック・ポインタ・レジスタは、ＣＰＵの内部
レジスタの一部又はすべての内容を蓄積するメモリの領
域のアドレスを記憶する。ＣＰＵにとって、実行中の現
在のプログラムの実行を中断し、全く異なるプログラム
の実行を開始するとき。

上述の動作はＣＰＵにとって非常に有効である。

この状況において、ＣＰＵ内のプログラム実行の現在の
状態は、ＣＰＵ内の種々のレジスタの状態により充分明
らかにできるので、すべてのレジスタの蓄積内容により
、中断したプログラムを再実行できる。

いくつかの項目は上述より明らかである。第１　　　。

に、ＣＰＵ内のレジスタは、現在実行中のプログラムの
状態に関する有効な情報を含んでいる。しかし、ＣＰＵ
は増々ＩＣとして製造されるので。

実行中のプログラムの環境を乱すことなく、プログラム
実行に関する詳細を調べるのに、これらレジスタの内容
を直接アクセスすることは実際的でない。更に、メモリ
装置は、ＣＰＵ用の命令、命令のグループに応じて処理
されるデータ、ＣＰＵ内部の種々の動作及び動作状態等
の種々の形式の情報を記憶している。メモリ装置に蓄積
された情報は、ＣＰＵが適当に解釈したときに意味があ
るが、それ自体は意味がない。即ち、メモリ装置の記憶
位置の内容を実行することにより、この記憶位置に蓄積
された情報の特徴を決定するのは不可能である。よって
、有効な情報が全体的に不足しているので、ＣＰＵの動
作を実時間で監視するのは最も困難な仕事である。

第１図は本発明の好適な実行例のブロック図である。タ
グ・メモリ６０は、メモリ装置１２の各記憶位置と結合
して、その内容を記述する情報を蓄積する。このタグ・
メモリ６０は、　　ＣＰＵ　Ｉ　Ｏからの信号線１４と
電気的に接続しており、メモリ装置！２の記憶位置の内
容を記述する情報を記憶する。よって、ＣＰＵ１０がメ
モリ装置１２の記憶位置を各々膠照することＫより、そ
の内容の記述情報をメモリ６０　Ｋ表わすことができる
。

アトリビュート・メモリ６２は、ＣＰＵｌ０の動作を監
視し、このＣＰＵ１’Ｏの動作をタグ・メモリ６０に蓄
積された記述情報と比較する。このアトリビュート・メ
モリ６２は、ＣＰＵｌ０からの信号線１４と電気的に接
続しており、タグ・メモリ６０と通信する。ＣＰＵ　１
０がメモリ装置１２の記憶位置の各々を参照することに
より、アトリビュート・メモリ６２は、タグ・メモリ６
０に関連した記述情報をＣＰＵ　１０の対応する動作と
比較する。そして、比較結果を制御器６４にレポートす
る。アトリビュート・メモリ６２が行なう比較動作は、
ＣＰＵ　１０が現在実行している特定のプログラムを表
わす情報を更に利用してもよい。

制御器６４は９本発明の監視装置の動作を判例し、動作
結果と操作者をインターフェースする。

また、この制御器６４はタイム・スタンプ６８を含んで
おり、このタイム・スタンプ６８は１種々の事象を付勢
する基準時間を発生する。なお、これら事象は、対応基
準時間に関連したＣＰＵ　ｌ　Ｏ及びメモリ装置１２の
動作において発生するものである。種々の事象を対応す
る基準時間に関連させて、記録メモリ６６に事象の発生
を記録することにより、事象の発生順序を追跡できる。

この点に関し、タイム・スタンプ６８が発生した情報は
。

記録メモリ６６に供給する。

記録メモリ６６は、タグ・メモリ６０．アトリビュート
・メモリ６２及び制御器６４からの情報に応じて、ＣＰ
Ｕ１０の実時間動作の監視結果を蓄積する。

本発明によるプロセッサの動作を実時間で監視する装置
は、複雑さの程度を変更することにより。

多くの異なる方法に適用できる。

メイン・プログラム、サブルーチン及びデータから成る
簡単なプログラムに関する上述の機能動作の例は１本発
明の監視装置の動作を示すものである。第２図は、メモ
リ装置の記憶位置におけるこのプログラムのマツプを示
す。被実行メイン・プログラムであるＣＰＵの命令は、
記憶位置Ｏ〜９９に蓄積する。メイン・プログラムから
読出すサブルーチンである一群の命令は、記憶位置１０
０〜１９９に蓄積する。プログラムが利用するデータを
記憶位置２００〜２９９に蓄積し、記憶位置３００〜３
９９は一時蓄積用のスタック領域とする。本発明の監視
装置の簡単なアプリケ−／ヨ／では、メイン・プログラ
ム及びサブルーチ／に関連した記憶位置に関連させる記
述情報は、これら記憶位置の各々をＣＰＵが読出すのみ
であることを示す。同様に、プログラムに用いるデータ
の記憶位置と、ＣＰＵ内のレジスタ内容を一時的に蓄積
するための記憶位置とに関連した記述情報は。

ＣＰＵが各記憶位置に対し読出し又は書込みを行なえる
ことを示す。本発明によれば、上述の情報をタグ・メモ
リ６０（第１図）に蓄積する。よって、ＣＰＵ１０がプ
ログラムを実行すると同時に。

ＣＰＵ１０，３（メ％Ｕ装置１゜の各独立し＊　ｇ己憶
位　　パ装置を参照することにより、同時に、タグ・メ
モリ６０は１参照した特定の記憶位置用の対応する記述
情報を供給する。

概略的には、タグ・メモ’Ｊ　６０は、メモリ装置１２
の各記憶位置の内容を記述する情報を蓄積するが、アト
リビュート・メモリ６２Ｈ，ＣＰＵ１０のグイナミノク
動作を監視し、ＣＰＵｌ０の動作をタグ・メモリ６２が
発生する記述情報と比較して、その結果を制御器６４に
リポートする。

再び第２図を参照すれば、上述したプログラムに関し、
記憶装置１２内の各記憶位置は、タグ・メモリ６０（第
１図）内における記述情報に関連しており、この情報は
、ＣＰＵｌ０が適切に対応参照するものである。アトリ
ビュート・メモリ６２は、ＣＰＵｌ０からの信号線１４
を監視する。よって、ＣＰＵ１０がメモリ装置１２の記
憶位置の各々を参照するために、アトリビュート・メモ
リ６２は、ＣＰＵｌ０が参照した記憶位置から情報を読
出すか、この記憶位置に情報を書込むかを決定する。Ｃ
ＰＵ　ｌ　Ｏが実行した実際の動作と、タグ・メモリ６
０がレポートしたさしつかえない動作とを比較すること
により、アトリビート・メモリ６２は、不適当な動作を
検出し、その発生を制御器６４にレポートする。よって
、概略的には。

タグ・メモリ６０に蓄積された対応情報が表わす如く、
メモリ装置１２（第１図）に蓄積された情報に関し予め
作成したアサー／ヨ／を、アトリビュート・メモリ６２
がＣＰＵ　１０の観測した動作に対して検査する。

普通、記録メモリ６６は、ＣＰＵ　１０の監視した動作
に関する情報を蓄積する。記録メモリ６６は、タグ・メ
モリ６０．アトリビュート・メモリ６２及び制御器６４
と通信し、アトリビュート・メモリ６２及び制御器６４
からの命令に応じた＋ｊｌｊ報を蓄積及び検索する。タ
イム・メタ／プロ８からの情報で記録メモリ６６と通信
するので、監視した事象の各々を、この事象が生じたと
きの基準時間に関連させるため、被監視事象間の時間及
び順序を後で容易に決定できる。

第２図に関連して上述したプログラム及び上述したタグ
・メモリ６０及びアトリビュート・メモリ６２の対応機
能を参照して、普通、記録メモリ６６は、プログラムの
実行中に監視したＣ”ＰＵＩＯの動作を記録する。記録
メモリ６６に記録した被監視動作の正確な特徴は、所望
情報に応じて変化するが、ＣＰＵ　１０によるメモリ装
置１２内の記憶位置の不正確な基準及びこの不正確な基
準が発生した時間に関する情報を明らかに含んでいる。

特に、ＣＰＵｌ０が実行し、メモリ装置１２内の記憶位
置を不正確にアクセスする情報を含んだ記憶装置１２の
記憶位置を検出し、記録する。例えば、ＣＰＵ１ｏが実
行する命令を含んだメモリ装置１２内の記憶位置のアド
レスを検出できる。なお、この命令は、適切に読出しの
みができる内容の記憶位置を示すメモリ装置１２内の記
憶位置への書込み動作を行なう。そして、この事象が生
じたときのタイム・スタンプ６８からの基準時間により
、不適当な動作を行なう命令のアドレスを。

記録メモリ６６に記録する。

普通、制御器６４は、タグ・メモリ６０．アトリビュー
ト・メモリ６２及び記録メモリ６６の動作を制御する。

また、制御器６４は、操作者と監視装置の動作との間の
イノターフエースを行なう。

制御器６４はタイム・メタ／プロ８を更に含んでおシ、
このタイム・メタ／プロ８は種々の監視動作と関連させ
て利用する。タグ・メモリ６０．アトリビュート・メモ
リ６２及び記録メモリ６６を含む本発明の監視装置によ
り、プログラムを上述の如く監視するので、連動する制
御器６４１ｉ、　　り・イム・スタンプ６８によ５ｃｐ
ｔｙ１ｏの監視した各動作を、その動作が起きたときの
時間に関する情報に関連させることができる。この情報
を他の関連情報と共に、記録メモリ６６に同様に蓄積で
きる。これらは、プログラム内の動作量の相対時間ばか
りでなく１種々のプログラム及びサブルーチン又は手順
に必要な時間を含む種々の情報となる。この時間情報は
、プログラムの種々のパスを実行するのに要する時間を
決定するのにも用いる。

上述は１本発明の監視装置に利用できる時間情報の可能
なわずかな方法のみを説明した。

上述は、特定なアプリケ−／ヨンにおける本発明の監視
装置の機能動作である。

上述では、第１図を参照して機能的立場から本発明の監
視装置の動作を説明したが、この監視装置を実現するに
は種々の方法がある。第３図は。

本発明によるタグ・メモリ５６ｏ、アトリビュート・メ
モリ６２及び記録メモリ６６の機能の実例を示す。第４
図は９本発明による制御器６４の実例を示す。第３及び
第４図に示した実例は１本発明の監視装置の一例であシ
、当業者には明らかなように、第３及び第４図と異なる
多くの方法がある。

第３図において、ＣＰＵ７０は、アドレス、線７２゜デ
ータ線７４．制御線７６及びマスク不能な割込み線７８
と関連している。ＣＰＵ　７０は、アドレス線７２．デ
ータ線７４及び制御線７６により。

リード・オノリ・メモリ（以下、単にＲＯＭという）８
０、う／イム・アクセス・メモリ（以下、中にＲＡＭと
いう）８２．タグ、アトリビュート及び記録ｉｌ＋　御
レジスタ８４．タグ、アトリビュート及び記録時間レジ
スタ８６．アドレス・レジスタ８８゜データ・レジスタ
９０及び制御信号レジスタ９２と通信する。分離器９４
．９６及び９８は、詳細に後述するアドレス・レジフタ
８８．データ・レジスタ９０及び制御信号レジスタ９２
を外部装置から電気的に夫々分離する。

ＣＰＵ　７０は、ＲＯＭ８０及びＲＡＭ　８２に蓄積さ
れた情報に応じて動作し、タグ、アトリピ−ト及び記録
制御レジスタ８４．タグ、アトリビュート及び記録時間
レジスタ８６．アドレス・レジスタ８８．データ・レジ
スタ９ｏ及び制御信号レジスタ９２の動作を調整する。

ＣＰＵ　７０は。

アリノ゛す州フェニノクスのモトローラ・セミコ／ダク
タ・プロダクト・イ／コーボレイテノド製６８００型マ
イクロプロセツサ、カリフォルニア州す／タクララの／
ナーテノク・インコーポレイテノド製６５０２型マイク
ロプロセッサ、又はカリフォルニア州りパーチノのザイ
ログ・イ／コーボレイテノド製Ｚ−８０型マイクロプロ
セッサの如き任意の素子でよい。ＲＯＭ　８０は、命令
を蓄積して、ＣＰＵ７０の動作を指示するが、カリフォ
ルニア州すンタクジラのインテル・コーポレイ／ヨン製
２７３２型イレーザブル・プログラマブルＲｏＭの如き
任意の蓄積素子でよい。ＲＡＭ　８２は。

ＣＰＵ　７０の動作に関連した情報を一時的に蓄積する
記憶位置となる。このＲＡＭ　８２は、カリフォルニア
州すンタクララのイノチル・コーポレイ／ヨン製２０１
６型スタテイク・ランダム・アクセス・メモリの如き任
意の蓄積素子でよい。タグ。

アトリビュート及び記録制御レジスタ８４．タグ。

アトリビュート及び記録時間レジスタ８６．アドレス・
レジスタ８８．データ・レジスタ９０及び制御信号レジ
スタ９２は、外部信号源からの情報をＣＰＵ　７０に通
信すると共に、ＣＰＵ７０からの情報を外部装置に通信
する。タグ、アトリビュート及び記録制御レジスタ８４
．タグ、アトリビュート及び記録時間レジスタ８６．ア
ドレス・レジスタ８８．データ・レジスタ９０及び制御
信号レジスタ９２は９種々の形式のマイクロプロセッサ
と一緒に動作するように特別に製造された周辺装置等の
任意の装置でよい。特に、ＣＰＵ７０として６８００型
マイクロプロセツサを用いた場合。

モトローラ・セミコンダクタ・イノコーポレイテノド製
６８２０型周辺イ／ターフエース・アダプータを利用で
きる。６５０２型マイクロプロセツサをＣＰＵ　７０に
用いた場合は、６５２２型・２−サタイル・イノターフ
エース・アダプタを利用できる。

また、Ｚ−８０型マイクロプロセツサをＣＰＵ７０に用
いた場合は、イノチル・コーポレイ／ヨ／製８２５５ｆ
ｉプログラマブル・ペリフェラル・イノターフエース、
又はテキサス州キャロルト／のモアチック・コーポレイ
／ヨノ製３８８１型２８０−Ｐｒ。

を利用できる。分離器９４．９６及び９８としては、テ
キサス州ダラスのテキサス・イ／ストルメント・イノコ
ーボレイテノド製７４３６７型８２１２型及び７４０４
型ＩＣの如き種々の異なる素子を利用できる。

第４図において、ＣＰＵ１００は、アドレス線１０２、
データ線１０４．制御線１０６及びマスク不能な割込み
線１０８と関連して７る・この　　　　、・。

ＣＰＵ　ｌ　００は、アドレス線１０２．データ線１０
４及び制御線１０６を介して、ＲＯＭＩ　Ｉ　Ｏ，ＲＡ
Ｍ１１２、ユーザ・レジスタ１１４．制御割込みレジス
タ１１６．制御時間レジスタ１１８及び制御レジスタ１
２０と通信する。ＣＰＵ１００はＲＯＭ１１０及びＲＡ
Ｍ　１２２に蓄積された情報に応じ−ｃ　動作Ｌ　、　
ユーザ・レジスタ１１４．制御割込みレジスタｌ　ｌ　
６．制御時間レジスタ１１８及び制御レジスタ１２０の
動作を調整する。ＣＰＵ１００゜ユーザ・レジスタｌ　
１４．　　ＲＯＭ　ｌ　１０．　ＲＡＭ１１２、制御割
込みレジスタ１１６．制御時間レジスタ１１８及び制御
レジスタ１２０は、第３図を参照して説明した素子の如
く、任意のものでよい。

第５図は、第１３図を参照して上述した如き単一のＣＰ
Ｕ及び関連したメモリ装置に対して９本発明による監視
機能を実現するために、第３図と第１３図とを組合せた
ものである。なお、第３図と同じブロックは同じ参照番
号で示す。第５図において、ＣＰＵ　ｌ　Ｏはメモリ装
置１２と関連しており、アドレス線２０．データ線２２
及び制御線２４で通信を行なう。分離器９４．９６及び
９８により、アドレス線２０．　　データ線２２及び制
御線２４の各信号をアドレス・レジスタ８８．データ・
レジスタ９０及び制御信号レジスタ９２に夫々結合させ
る。よって、ＣＰＵ７ｏはＲＯＭ　８０及びＲＡＭ　８
２に蓄積された情報に応じて動作し。

アドレス・レジスタ８８．データ・レジスタ９０及び制
御信号レジスタ９２の情報を監視する。更にＣＰＵ７０
はＲＯＭ　８０及びＲＡＭ　８２内の向合に応じて動作
し、タグ、アトリビュート及び記録時間レジスタ８６か
ら受けた対応時間情報を。

アドレス・レジスタ８８．データ・レジスタ９０及び制
御信号レジスタ９２から受けた２′１応情報に関連させ
る。更に、ＣＰＵ７０はＲＯＭ　８０及びＲＡＭ８２内
の命令に応じて動作し、タグ、アトリビュート及び記録
制御レジスタ８４を介して。

第４図の装置による制御機能と通信を行なう。−第３及
び第４図において、タグ。アトリビュート及び記録時間
レジスタ８６は、制御時間レジスタ１１８と通信する。

同様に、タグ、アトリビュート及び記録制御レジスタ８
４は制御レジスタ１２０と通信を行なう。マスク不能割
込み線７８は、制御割込みレジスタ１１６の単一ビノド
部分と通信する。ｃｐｕｔｏｏはＲＯＭ　Ｉ　Ｉ　Ｏ及
びＲＡＭ　ｌ　ｌ　２に蓄積された情報に応じて動作し
。

時間情報を制御時間レジスタ＋１８に連続的に供給し、
ＣＰＵ７ｏが利用するために、タグ、アトリビュート及
び記録時間レジスタ８６に対し利用可能とする。ＣＰＵ
　Ｉ　ＯＯ及び７０は、制御レジスタ１２（）とタグ、
アトリビーート及び記録制御し／メタ８４を介して、互
いに情報通信を行なう。

ＣＰＵ１００及び７０間での通信の情報は、ＣＰＵ１Ｏ
及び関連したメモリ装置１２（第５図）に対し、てＣＰ
Ｕ　７０が監視した動作の情報ばかりではなく、ＣＰＵ
７０の動作を指示する命令も含んでいる。マスク不能な
割込み線７８は、制御割込みレジスタ１１６を介して、
必要に応じてＣＰＵ７０の注意信号をＣＰＵ　１０　（
）が無条件に受けるようにする。また、ＣＰＵ１００は
、ＲＯＭｌｌ０及びＲＡＭ　ｌ　１２に蓄積された情報
に応じてユーザ・レジスタ１１４と通信し、ユーザから
の命令を受けると共に、メモリ装置１２に対するＣＰＵ
ｌ０の動作の監視結果を通信する。マスク不能な割込み
線１０８は、ユーザが必要に応じてｃｐｏｔｏ。

の注意信号を無条件に受けれるようにする。

概略的には、第３図の装置は、いくつかの基本機能を実
行する。タグ、アトリビュート及び記録制御レジスタ８
４を監視して、第４図の制御機能と通信する。アドレス
・レジスタ８８．１−タ・レジスタ９０及び制■信号し
ンスタ９２の内容を監視するが、これら内容は被監視Ｃ
ＰＵ及び関連したメモリ装置の動作を反映している。監
視した状態を基準情報と比較して、被監視ＣＰＵの動作
が正確かを確認する。基準情報を発生するには。

多くの技法がある。この技法は、被監視ＣＰＵが実行す
るプログラム及び他の関連した情報の手作業検査による
作成、そして、第３及び第４図の装置に対応情報を手作
業で入力するのみではなく。

自動化してもよい。これらの技法は、当業者には　　゛
明らかであり、関連した記述情報を発生するという基本
的な目的を実現できる。第３図の監視装置が必要とする
なら、タグ、アトリビーート及び記録時間レジスタ８６
は時間情報を発生する。

概略的には、第３図の装置がいくつかの基本機能ヲ果た
す。ユーザ・レジスタ１１４の内容を監視して、ユーザ
からの通信′を行なう。制御時間し／フタ１１８におい
て、現在の時間情報を監視し。

制御レジスタ１２０を用いて、第３図の装置と通信する
。

詳細に後述する如く、上述の装置は９本発明によりメモ
リ装置１２に対するＣＰＵ１ｏ（第５図）の動作を監視
する。これらの点に関し、上述の装置は、後述の監視動
作の各々において多くの動作を行なう。よって、上述の
装置は、ＣＰＵ１０よりも充分に早い速度で動作し、後
述の監視動作を実現すると仮定する。なお、上述の装置
は１本発明の装置の一例にすぎない。よって、他の実施
例も同様に可能であり、要するに変化、する速度で動作
するＣＰＵの動作の監視に用いることができる。

特に、非常な高速で動作する被監視ＣＰＵにとって９本
発明による必要な監視機能を実現するには。

上述の装置とは異なる装置が必要である。よって。

上述の装置は１本発明を用いた装置の一構成にすぎない
。

本発明の監視装置は、多くの形式の監視動作を行なうが
、以下の説明はその一部である。

第３図に示す如き本発明の監視装置は、記述情報に対応
してメモリ装置１２の各記憶位置に関連している。記述
情報の形式には、ＣＰＵｌ０がメモリ装置１２の各記憶
位置に対して許可される動作１例えば読出し動作のみが
許可されるのか、読出し又は書込み動作が許可されるの
かに関する情報がある。更に、記述情報の形式は、メモ
リ装置１２の特定記憶位置に蓄積されたデータ又は蓄積
を許されたデータの形式１例えば、１０進又は２進の整
数か、固定小数点又は浮動小数点か、プール、文字、プ
ール列又は文字列か、良精度複素数。

未定義、ベクトル、ラベル、マトリックス、単−又は２
重リンク・リストか、キュー、メツセージ。

割込み、事象又はマンノ状態かを記述する。第６図は、
第３図に示した装置が処理を行なう際の基本的動作を示
す。第６図において、ＣＰＵ７０は。

アドレス・レジスタ８８内のアドレ孔及び制御信号レジ
スタ９２に蓄積された関連制御信号を読出す。よって、
ＣＰＵ７０は、アドレス・レジスタ８８内のアドレスに
関連した記述情報を決定する。そして、ＣＰＵ７０は、
アドレス・レジスタ８８内のア°ドレスに関連した記述
情報を、制御信号レジスタ９２内の情報で表わせる制御
信号と比較し、対応動作が正確かを決定する。動作が正
確な場合、上述の動作を再び繰返す。動作が正確でない
場合、タグ、−γトリビーート及び記録時間レジスタ８
６から情報を読出し、その後の再検査のタメニ、アドレ
ス・レジスタ８８及び制御信号レジスタ９２と共に蓄積
する。

本発明の監視装置は、被監視ＣＰＵによるプログラムの
実行を監視できると共に、高級言語で最初に作成したプ
ログラムの実行を追跡するのに有効な情報も発生する。

特にイー／ツク、パスカル又はフォートラノの如き高級
言語でプログラムを作成したとき、これら高級言語で書
かれた各プログラム・ステートメ／トを実現するＫは、
多くのマン／語命令が必要である。本発明の装置を利用
することにより、被監視ＣＰＵに関連したメモリ装置の
記憶位置に蓄積された各々のマ／／語命７．を、対応す
る高級言語プログラム・ステートメ、・トに関連付ける
ことが可能である。また、かかる手順は、プログラムの
一部１例えば手順又はサブルーチンを１７７語命令に関
連づける基ｌｖ！を含むように拡張できる。第７図は、
第３図に示しだ装置の基本的な動作を示す。第７図にお
いて、　ＣＩ’　１．！７０　ｎ　ｉ　ｆアドレス・Ｌ
／レジスタ８からアドレスを読出し、ＲＡＭ　８２に蓄
積された関連情報を決定する。そして、ＣＰＵ７０は、
タグ、アトリビート及び記録時間レジスタ８６から現在
の時間を読出し、ＲＡＭ８２に関連情報１例えばアドレ
ス、関連情報及び時間を蓄積する。上述の技法によシ、
被監視ＣＰＵ、即ちＣＰＵ　１０　（第５図）が行なう
各動作の実行を、各動作を行なう時間に　　　、°λ沿
って記録できる。かかる情報を試験することにより、被
監視ＣＰＵの各動作が関連したプログラム又はその一部
の実行と共に、特定の高級言語ステートメ７トに関連し
た情報を追跡できる。

更に、第３図に示した本発明の装置は、サブルーチンに
対し被監視ＣＰＵの動作試験が可能であり、特に、適切
なエントリ魚でサブルーチンに入ったかも監視できる。

第８図はこの動作を行なう第３図の装置の基本的な動作
を示す。第８図において、まｆｃＰＵ７ｏは、アドレス
・レジスタ８８かものアドレスを読出す。そして、ＣＰ
Ｕ７０は。

そのアドレスがサブルーチンの第１アドレスかを決定す
る。そのアドレスがサブルーチ／の第１アドレスの４合
、ＣＰＵ７０はアドレス・レジスタ８８から次のアドレ
スを読出し、読出したアドレスがサブルーチン内に入っ
ているかを判断する。

読出したアドレスがサブルーチン内に含まれている場合
、ＣＰＵ７０は読出しアドレスがサブルーチン内でなく
なるまで上述の過程を繰返す。この点において、上述の
ステップは繰返す。しかし。

最初に読出したアドレスがサブルーチンの第１アドレス
でない場合、ＣＰＵ７０けそのアドレスがサブルーチン
内に含まれているかを判断する。そのアドレスがサブル
ーチン内に含まれていない場合、上述の過程を再び繰返
す。そのアドレスがサブルーチン内に含まれている場合
、ＣＰＵ７０はタグ、アトリビュート及び記録時間レジ
スタ８６からの現在の時間を決定し、続く再検査のため
に。

アドレス・レジスタ８８からのアドレス、サブルーチ／
情報及び対応時間を蓄積する。

更に、第３図に示す本発明の監視装置は、被監視ＣＰＵ
が行なう入出力動作を監視できる。第９図は、第３図の
装置がこの手順を実行するときの基本的動作を示す。第
９図において、１ずＣＰＵ７０は、制御信号レジスタ９
２の内容を読出し。

被監視ＣＰＵが入力又は出力動作を行なっているかを判
断する。被監視ＣＰＵが入力又は出力動作を行なってい
ない場合、再び上述の過程を繰返す。

被監視ＣＰＵが入力又は出力動作を行なった場合。

ＣＰＵ　７０は次の再検査のために、タグ、アトｌ）ビ
ュート及び記録時間レジスタ８６からの時間。

アドレス・レジスタ８８及びデータ・レジアタ９゜の内
容を読出して蓄積する。

更に第３図に示した本発明の監視装置は、被監視ＣＰＵ
に関連してメモリ装置に蓄積又はそこから読出しだ情報
と、対応するパリティ情報とを監視できる。第１０図は
、この手順を行なう第３図の装置の基本的動作を示す。

第１Ｏ図において。

まずＣＰＵ　７０は、アドレス・レジスタ８８．データ
・レジスタ９０及び制御信号レジスタ９２の内容を読出
す。これらの情報から、ＣＰＵ７ｏは。

被監視ＣＰＵが関連したメモリ装置に対して読出し動作
を行なったかを判断する。読出し動作が行なわれなかっ
た場合９次にＣＰＵ　７０は、被監視ＣＰＵが書込み動
作を行なったかを判断する。書込み動作が行なわれなか
った場合、上述の過程を繰返す。しかし、書込み動作が
行なわれた場合。

ＣＰＵ　７０は、データ・レジスタ９０内の情報に基づ
いた正確なパリティ情報を決定し、その結果を対応アド
レスに関連させ、その結果を蓄積する。

また、動作が読出し動作の場合、ＣＰＵ７０は。

アドレス・レジスタ８８に含まれたアドレスに関連した
パリティを決定し、データ・レジスタ９０内に含まれた
データを基本としたパリティを計算し、計算したパリテ
ィを特定アドレスに関連したパリティと比較する。これ
らパリティを比較した場合７上述の過程を初めから繰返
す。また、パリティが正確に比較されない場合、ＣＰＵ
７０は。

次の再検査のために、アドレス、それに関連したパリテ
ィ及び計算したパリティを蓄積する。

更に、第３図に示す本発明の監視装置は、被監視ＣＰＵ
内の複数のプログラムの動作を監視して。

各プログラムが正しく関連した情報のみをアクセスして
いるか確認する。第１１図は、この手順を行なう第３図
に示した装置の基本的動作を示す。

第１１図において、まずＣＰＵ　７０は、アドレス・レ
ジスタ８８及び制御信号レジスタ９２の内容を読出し、
アドレス・レジスタ８８内に存在するアドレスがプログ
ラム内に存在するかを判断する。

アドレス・レジスタ８８に、存在するアトレアがプログ
ラムに存在する場合、上述の過程を繰返す。

アドレス・レジスタ８８内に存在するアドレスがプログ
ラム内でない場合、ＣＰＵは、アドレス・し／メタ８８
内のアドレスが適当に関連する特定のプログラムを決定
する。また、被監視ＣＰＵが現在実行（−ている特定の
プログラムとアドレスとが適切に関連する場合、上述の
過程を繰返す。しかし、被監視ＣＰＵが現在実行してい
る特定のプログラムにアドレス・レジスタ８８内のアド
レスが適切に関連しない場合、ＣＰＵ７０は、タグ。

アトリビュート及び記録時間レジスタ８６からの現在の
時間を把握し１次の再検査のためにアドレス・レジスタ
８８内に存在するアドレス、対応記述情報及び対応時間
情報を蓄積する。その後、上述の過程を繰返す。

上述から明らかな如く、対応した制御を行なうタグ、ア
トリビュート及び記録メモリを具えた本発明の監視装置
は、ＣＰＵ及び関連メモリ装置の動作を柔軟で包括的に
実時間で監視できる。しかし１本発明による方法及び装
置は、単一のＣＰＵ及び単一の対応メモリ装置に対する
実施例に限定されるものではなく、複数のＣＰＵ及び関
連メモリの動作の監視にも利用できる。

第１５図は、２個のＣＰＵ　、関連したメモリ装置、及
び共通メモリ装置を具えた簡単な構成を示す。第１５図
において、ＣＰＵ１３０はメモリ装置１３２及び共通メ
モリ装置１３４に関係している。ＣＰＵ　１３６はメモ
リ装置１３８及び共通メモリ装置１３４に関係している
。ＣＰＵ１３０及び１３６は、関連したプログラムの実
行の際に独立して動作し、共通メモリ装置１３４を適当
に共有する。共通メモリ装置１３４には、ＣＰＵ１３０
及び１３６の両方に利用できるデータの蓄積のために共
通の記憶位置になると共に、これら２個のＣＰＵ間の通
信機構となる等の複数の機能がある。

第１５図に示した構成には、同時かつ基本的には独立し
て動作する機能を処理することにより。

全体的な計算能力及び柔軟性が増加するが、専用のメモ
リ装置を有する単一のＣＰＵの構成にはない欠点が生じ
る。特に、ＣＰＵ１３０及び１，３６の一方と共通メモ
リ装置１３４との間の望１しくない相互作用が、他のＣ
ＰＵに望ましくない現象を起させる。図示の如く、独立
したＣＰＵが実行しているプログラム間の通信は、共通
メモリ装置の所定の記憶位置を利用することにより可能
である。かかる技法を用いれば、所定の記憶位置を参照
して、２つのプログラム間で通信が可能である。

しかし、一方のＣＰＵがかかる所定記憶位置に情報を不
適当と書込むと１通信機能が破壊されるかもしれないし
、共通の所定記憶位置の内容特性に応じた各プログラム
に重要な影響が現われる。共通記憶装置にデータを蓄積
する更に他の例では。

所定の記憶位置に不適当に情報を書込むことにより、そ
のデータの正確さがなくなり、誤まったデータが蓄積さ
れる。上述から明らかな如く、いくつかのＣＰＵに共通
なメモリ装置に蓄積された情報の正確さが、関連したＣ
ＰＵの任意の１つにようなくなる。このような状況にお
いて、実行されているプログラムを調べることは非常に
難かしい。

特に、動作を追跡するのに必要な情報が破壊された際の
ＣＰＵの次の動作により、プログラムを追跡するのは非
常に難かしい。よって、従来において、包括的な実時間
監視技法がないので、単一の専用メモリ装置を有する単
一のＣＰＵの動作を実時間で監視することは難かしいが
、複数のＣＰＵ及び関連したメモリ装置を有する構成に
対しては。

一層難かしい。しかし１本発明によれば、かかる状態を
包括的に監視する。

第１２図は、第３図を参照して上述した簡単な構成に１
本発明の装置を機能的に適用したものである。メモリ装
置１３２は、タグ・メモリ１１０゜アトリビュート・メ
モリ１４２及び記録メモリ１４４に関連している。メモ
リ装置１３８は、タグ・メモリ１４６．アトリビュート
・メモリ冒８及び記録メモ１Ｊ１５０に関連している。

共通メモリ１３４は、タグ・メモリ１５２．アトリビュ
ート・メモリ１５４及び記録メモリ１５６に関連してい
る。タグ・メモリ１４０．　　アトリビュート・メモリ
１４２及び記録メモリ１４４の組合せ、夕！　−１％　
’ＩＪ“°・７“）ｅｘ−＞°／−ＥＩＪ＋“、・１反
び記録メモリ１５００組合せ、タグ・メモｌＪ］５２゜
アトリビュート・メモリ１５４及び記録メモリの組合せ
は、制御器１４５により集合的に通信を行なう。

制御器１４５は上述の動作の他に、詳細に後述する如く
、記録メモリ１４４．１５６及び１５０にタイム・スタ
ンプ情報を併給する。上述の如く。

タイム・スタッグ情報には、記録メモリ１４４゜１５６
及び１５０１Ｃ記録された被監視事象の発生を、相対時
間情報に関連させる能力がある。

タグ・メモリ１４０．アトリビュート・メモリ１４２、
記録メモリ１４４及び制御器１４５は。

メモリ装置１３２に対するＣＰＵ　１３０の動作を包括
的に監視する。タグ・メモ１Ｊ１４６．　　アトリビュ
ート・メモリ１４８．記録メモリ１５０及び制御器１・
１５は、メモリ装置１３８に対するＣＰＵ１３６の動作
を包括的に監視する。タグ・メモリ１５２、アトリビュ
ート・メモリ１５４．記録メモＩＪ　Ｉ　５５及び制御
器１４５け、共通メモリ装置１３．１に２′ｊするＣＰ
Ｕ１３０及び１３６の動作を包括的に監視する。

タグ・メモリ１５２は、共通メモリ装置１３４内の各記
憶位置を記述情報に関連させる。かがる記述情報には、
共通メモリ装置１３・１内の特定記憶位置を参照する特
定のＣＰＵに関する情報、及び対応する適当な動作に関
する情報がある。アトリビュート・メモリ１５４は、共
通メモリ装詮１３４内の記憶位置の各アクセスを行なう
ＣＰＵを監視する機能がある。共通メモリ装置１３４内
の記憶位置をアクセスする毎に、タグ・メモリ１５２は
、アトリビュート・メモリ１５４に、参照した特定記憶
位置に関連した対応記述情報を与える。

アトリビュート・メモリｌ５１Ｉは、タグ・メモリ１５
２が供給した情報を、特定のＣＰＵが行なった実際の動
作と比較し、その結果を制御器１５１５にレポートする
。制御器１４５は上述の如く、タグ・メモリ　１５２．
　　アトリビュート・メモリ　＋５４及び記録メモ１１
１５６に対する動作を調整すると匙に、タイム・スタッ
グ情報を記録メモリ１４１゜＋５６及び＋５０に供給す
る。記録メモ’）　Ｉ　５６は上述の如く、共通メモリ
装置１３・１に７１して発生した事象に関連した情報を
記録する。

上述は１本発明による監視機能の実施例のみの説明であ
゛す９本発明の要旨を逸脱することなく種々の変更及び
変形が可能である。

〔発明の効果〕

上述の如く本発明の監視装置によれば、１個又は複数の
ＣＰＵの動作を実時間で監視できる。ま／こ、ＣＰＵの
動作を乱すことなく、包括的な監視が可能である。

【図面の簡単な説明】

第１図は本発明の好適な実施例の簡略化したブロック図
、第２図はメモリのマノピング状態を示す図、第３図は
本発明の好適な実施例のブロック図、第４図は本発明に
用いる制御器の実施例のブロック図、第５図は本発明の
好適な実施例に被監視ＣＰＵ及び関連したメモリ装置を
接続したブロック図、第６図〜第１１図は本発明の詳細
な説明する流れ図、第１２図は本発明の他の実施例のブ
ロック図、第１３図はＣＰＵとメモリ装置の接続を示す
ブロック図、第１４図はＣＰＵ内のレジスタを示す図、
第１５図は２個のＣＰＵを含む装置のブロック図である
。図において、１０は被監視ＣＰＵ、１２はメモリ装置、
６０は第１手段であるタグ・メモリ、６２は第２手段で
あるアトリビュート・メモリ、６６は第３手段である記
録メモリである。特許出願人　　ノニー・テクトロニクス株式会社第　２
　口言乏飲し専用ｕ１七しズＩグ噛−と丙、゛亀

Claims

【特許請求の範囲】

メモリ装置に関連した中央処理装置の動作を監視する装
置において、上記メモリ装置の各記憶位置に蓄積された
情報に関連する情報を蓄積する第１手段と、上記メモリ
装置の各記憶位置を参照した上記中央処理装置の動作と
上記第１手段内の対応する情報とを比較する第２手段と
、該第２手段の比較結果を記録する第３手段とを具えた
監視装置。