JPS6188346A

JPS6188346A - デジタルデバイスの動作監視装置

Info

Publication number: JPS6188346A
Application number: JP60219013A
Authority: JP
Inventors: ジエイムズ・エル・トールマン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1984-10-01
Filing date: 1985-10-01
Publication date: 1986-05-06
Also published as: EP0176854A3; US4773028A; EP0176854A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、動作監視装置、特にデジタルデバイスの動作
不良をリアルタイ為で監視する装置に関する。

（従来技術とその問題点）一般に、デジタル・デバイスの動作不良に伴う困難かつ
時間を要する仕事は、その動作不良の原因を特定するこ
とである。その原因が明らかになれば、周知技術を適用
してその問題を解決し得る。

問題の原因究明作業は修理過程で行われるが、よシやっ
かいで捕捉しかため問題はデバイスの設計段階で生じる
ようだ。そのような環境では、広範な多数の問題が発生
する。観察される１つの問題が、幾つかの別個の問題の
複雑にからみ合った結果である場合も多い。

不良原因を特定する手法については種々の考察がある。

この手法において基本的なことは、あるデバイスの動作
環境を監視する際にその監視される環境を乱さない、換
言すれば、監視することによってその監視される環境に
与える外乱を最小限に抑えるということである。この必
要性は長年認識されておシ、その−例は、通常、典型的
な監視装置における高入力インピーダンスのデバイス又
は容量補償形のデバイスにみられる。

デバイスに関連した不良原因を特定する方法についての
他の考察は、デバイス設計の複雑さに関係する。一般に
、設計が複雑になるほど、それに伴う不良原因を特定す
ることが困難になる。このような問題への１つの対処法
は、大規模の設計をいくつかの小ユニットに分割し、そ
の後、種々のユニットに関連する問題を個々に考えてい
くものである。このような手法は、設計がその性質上前
述のような分割を許容する場合に適用できるが、種々の
ユニット間の相互作用的な問題については役に立たない
。

不良原因を特定する方法についての別の考察は、デバイ
スが動作する速度に関係する。特に、高度のデバイス設
計にしばしば関連する高速度について多くの考察がなさ
れる。高速動作では、イベント発生の時間間隔が非常に
小さく、また発生するイベントの数が極めて多くなる。

その結果、問題の所在究明に多量のデータを集めること
になりかねない。続いて、この多量の情報を分析するこ
とは、それ自体が新しい問題を生む、即ち、高度で時間
のかかる分析手法を必要とする。このような状況に対処
する他の方法は、デバイスの動作連産を遅くすることで
ある。しかし、この方法は１通常の動作環境と異なる人
工の環境を作り出すことになり、監視される環境を乱し
てしまう。このような環境変化はある状況では許容され
るかもしれないが、多くの設計の動的特性は、動作速度
を遅くしている間は維持されないことが多い。棟た動作
速度を変えることによって環境を変化させることは、問
題の現われ方を歪める新たな変化を引き起こす虞れがあ
る。デバイスに関連した問題を特定する方法についての
更に他の考察は、デバイスの実現方法に関するものであ
る。特に、新しい設計が重積回路（ＩＣ）化される場合
、あるいはＩＣ化されたデバイスを含む場合、全体の動
作に関する情報の入手が著しく制限されることがある。

例えば、ある機能を実行する特定のデバイスは、その内
部犯１作と関連する幾つかの互いに関係のある信号を有
するかもしれないが、それらの信号は、それら自身その
特定デバイスの最終出力に間接的に関係した種々のイベ
ント情報ではあっても一般的に重要なものではない。し
かし、ＩＣ化されたシステム、あるいはその設計内にＩ
Ｃを含むシステムの動作不良の原因追跡過程において、
ＩＣ内部で発生している上述の信号は問題を解く鍵を与
える可能性をもつ。残念ながら、ＩＣ内部の信号は一般
に検出監視することができない。要するに、ＩＣを用い
ることによって得られる小型、低価格、高速動作といっ
た利点は、必然的にＩＣ内部で発生されるある種の情報
が利用できないと込う欠点を伴う。従って、ＩＣの使用
は、技術的にも経済的にも大きな利点をもたらすが、同
時に特に設計段階でＩＣに関連した問題の所在究明の際
に大きな障害ともなり得る。

従来、上述のような問題の所在は種々の方法でつきとめ
られた。最も基本的な手法は、症状をよく観察し、その
デバイスの動作を完全に理解することであり、更に観察
者の直感に頼ることである。

しかし、設計が複雑になると、このような手法では観察
される問題の原因をつきとめることは回部である。

動作不良の原因を特定する第２の手法は、正常であると
分っているデバイスを用いて１問題のデバイスの動作を
正常の動作と比較するものである。

一般に、−このような手法では、同一の信号または条件
が正常なデバイスと問題のデバイスとの両方に与えられ
る。その後、各デバイスの出力信号が比較され、これら
が不良の原因究明の際の指標として用いられる。この手
法は問題を特定する手法にはなシ得るが、幾つかの重大
な欠点を有する。

その中でも重大な欠点は、正常であると分かつているデ
バイスを必要とすることである。現実問題として、この
よう々用途のための正常なデバイスを入手することは、
その供給元から絶対的に正常であると分かつているデバ
イスを手に入れなければならない、あるいはそのような
デバイスを辺造しなければならないという問題を生む。

必要なデバイスが、プリント回路基板のような既存のシ
造品のようなものであれば、問題は少ないかもしれない
。しかし、目的のデバイスがマイクロプロセッサ（μＰ
）や特にカスタムＩＣのような非常に交雑なＩＣであれ
ば、正常と分かつているデバイスを入手することはより
困難になる。この問題は、ＩＣの最終出力を発生する過
程で必然的に生じるＩＣ内部の信号に関心がある場合、
更に重大となる。このような場合、そのデバイスを個別
部品または他の複ＶのＩＣを用いて組立てることが必要
になる。このことは、時間的にも、またそのために必要
となる資源や専門技術の面からも著し込コスト高を招く
。

また、μＰを基本とした設計に用いられる他の技術は、
エミュレータ及びモニタプログラムの使用を含む。一般
に、この手法によればμＰを基本としたデバイスの内部
動作に関する限られた量の情報を得ることができるが、
ある程度のデバイスの性能あるいは関連した動作環境の
劣化を引き起こす。

この劣化は、モニタ機能の実行に必要なオーバーヘッド
であるから通常、回避できな−。特に、エミュレータや
ソフトウェアモニタプログラムを使用すると一般にモニ
タ・ツールのタイム　トランスツクレンジ（時間的に他
に影響を与え々い性質）が劣化する。この劣化の影響は
、用途によっても異なるが、好ましいことではない。こ
のようを副次的影響を最小にし又は完全になくすよう々
手法が望ましい。

上記の考察を、以下の如く設計されたμＰに関連して説
明する。一般に、μＰに関連した信号は大きく３つに分
類できる。即ち、制御信号、アドレス信号、及びデータ
信号である。これらの信号はμＰとその関連部品との間
を電気的に仲介するものである。従って、これらの信号
を監視すれば、μＰ内部で生じた動作をある程度把握す
ることができる。

従来、この手法に基づいた多くの技術が用いられてきた
。

その１つの技術では、μＰからのアドレス信号が２つの
グループに分けられ、その各グループ内の各アドレス信
号は特定の２進重み付けがなされる。

その後、各グループに対してそのグループ内のアドレス
線上の信号の２進重み付けに比例した大きさのアナログ
信号が得られる。これは一般に、デジタルアナログ変換
器（ＤＡＣ）を介して行なわれる。

この２つの信号はオシロスコープの水平及び垂直偏向板
の制御に用いられる。その結果、オシロスコープ上には
、μＰが現在アクティブであるメモリ内の位置情報が表
示されることになる。この手法は、μＰ内の動作環境を
乱さ力いという利点を有するが、このようにして得られ
るμＰの内部動作に関する情報は非常に限られたもので
ある。

可視モニタ装置を用いる他の技術では、メモリの指定さ
れた一部分の各メモリ位置が可視モニタ装置上の特定位
置に割当てられ、関係するメモリ位置の内容がそこに表
示される。従って、出力された可視表示を観察すること
により、μＰのメモリに対する動作に関する情報を得る
ことができる。

上述の例は、μＰの内部動作をそれに関連する種種の信
号を監視することによって認識する従来の手法の数例に
すぎない。各手法は、μＰ内のプログラムの動作を乱さ
ないという共通の利点を有するが、その監視技術によっ
て得られる情報はかなシ限られておシ、μＰの内部動作
に関係する広範囲の情報までは得られない。

問題を監視するための更に他の手法においては、μＰは
自分自身を監視するために用いられる。このような手法
においては、一連のプログラムを用いてμＰに種々のレ
ジスタの内容、及びμＰ内で生じているイベントの状態
を監視させ、その後その結果を報告させる。

そのような手法の１つでは、μＰは、６モニタプログラ
ム“と呼ばれる制御プログラムの下で動作する。μＰは
モニタプログラムの下で、操作者の厳格々制御によって
目的の特定プログラム内の選択された命令を実行する。

この手法では、操作者はμＰの動作を、この手法を用い
ない場合よシ自由に制御し得る。この制御動作は、通常
、一連の命令の実行の制御１例えば命令を１つずつ実行
させたシ、グループで実行させることを含む。実行過程
の任意時点で、μＰの内部状態を監視してその状態を操
作者に知らせることができる。他の制御動作は、関連メ
モリユニット内の任意位置の内容を個個に調べ、必要な
らば変更することである。μＰを用いてそれ自身を監視
する手法を用いれば、μＰ　＆ｊ作のよシ優ｉｔた制御
及び監視が可能になる。このような手法を用いることＫ
よって、μＰ内部のパラメータを監視することに対する
制限はモニタプロダラムの複雑さのみになる。

しかし、μＰを用いてそれ自身を監視することによシ上
述の如き利点が得られるにも拘らず、この手法は固有の
根本的欠点を有する。特に、プログラムの命令実行中の
基本的環境が乱されることが問題である。これは、μＰ
が、目的のプログラムの命令を実行するだけでなくモニ
タプログラムの命令も実行しなければならないことに起
因する。モニタプログラムを実行することは、目的のプ
ログラムだけを実行するならば必要でなかった仕事をす
ることを意味する。この欠点は広範囲の問題をもたらす
。その１つの問題は、目的のプログラムの実行に必要な
時間である。μＰは目的のプログラムだけでなくモニタ
プログラムをも実行しなければならないので、明らかに
余分な実行時間が必要になる。これはある条件下では許
容されるが、それ以外の場合には非常に問題となる。特
に、μＰが目的のプログラムを実行するだけでなくμＰ
の外部で発生するイベントに応答しなければならないと
いう環境を監視したい場合、モニタプログラムを実行す
るという余分な仕事をμＰに課すことは、監視しようと
した基本的環境を著しく変化させる虞れがある。このこ
とは、μＰが目的のプログラムに対して使う時間及びμ
Ｐの外部で生じたイベントへの応答のために用いる時間
が、モニタプログラムの適切な部分を実行するために必
要な時間分だけ減少するということに起因する。従って
、このような手法は、監視されるべき環境を乱すという
重大な欠点を有する。

以上を要約すると、まず、μＰからの信号を監視する第
１の基本的手法は、μＰが実行して−るプログラムに対
して何の影響を与えることなく機能するが、この手法で
はμＰの内部で生じた特定の動作に関する極めて限られ
た情報しか入手できない。

同様に、μＰを用いて自分自身を監視する第２の基本的
手法では、μＰの内部動作に関するよシ詳細な情報を得
ることができるが、この手法はプログラムが実行される
μＰ内の環境を乱してしまう欠点を有する。

上述の記載から明らかなように、デバイスの動作不良に
関する問題の原因究明のための従来技術には種々の欠点
がある。上述の手法に伴う不都合な点は、監視される環
境を乱すことによって監視技術の根本的要件を阻害した
シ、モデルを組立てることを要求することにより利用可
能な人的及び物的資源に負担をかけたシすることである
。

したがって、本発明は、デバイスの動作環境を乱すこと
なく、また利用可能な資源に負担をかけることなく、リ
アルタイムにデバイスの動作が監視できる動作監視装置
を提供するものである。

（問題点を解決するための手段）本発明デジタルデバイスの動作監視装置は例えば第１図
に示す如くデジタルデバイスαｎの期待される正営々デ
ジタル出力を発生する正常出力発生手段（１１３と、こ
の正常出力発生手段ａＱの出力をデバイスαＱの実際の
出力と比較して面出力の不一致を検出する検出手段（イ
）と、この検出手段の出力に関連してこの正常出力発生
手段αＧ及びこのデジタルデバイス（１０の面出力を所
定世記憶する記憶手段（ハ）とを具えたものである。

（作用）本発明によれば、デバイスの動作環境を乱すことなく、
デバイスの動作がリアルタイムで監視できる。選択され
たテスト条件に対するデバイスの応答は予期された正し
い応答と比較され、これによって、不良応答はその発生
と同時にリアルタイムで検出され、対応する情報が後の
分析のために記憶される。その後、選択されたテスト条
件に対する予期された正常な応答と観測された実際の応
答とを比較することにより、問題の原因が究明できる。

本発明によれば、デバイスの分析的モデルがまず組立て
られる。このモデルは、与えられた条件に対するデバイ
スの正常な動作、即ち応答を予想する手段として働く。

即ち、実際のデバイスの特徴の全部または一部を広範囲
にテストするのに適した条件を選択することによシ、そ
のような条件に対する実際のデバイスの予期される応答
が決定される。この選ばれた１組のテスト条件は一般に
テストベクトルと呼ばれる。本発明によれば、選択され
た１組のテストベクトルに対する応答は、デバイスのモ
デルを用いて得られるような応答である。この応答は後
の比較動作のために記憶される。

従って、選択された１組の入力条件に対するデバイスの
応答を予想するためのモデルを用−てこれに対応する予
期される出力を決定してもよい。

その後、選択された１組の入力条件を実際のデ／々イス
に与え、そのデバイスの応答結末を記憶すると共に、観
測されたデバイスの応答モデルに予想された応答と比較
することによシ、デバイスの不良応答を即座に検出する
ことができる。その後。

デミ４イスの問題の所在究明のため入力糸件（即ち、テ
ストベクトル）と共に所望の応答及び観測された応答を
検討することができる。

（実施例）本発明によれば、デバイスの動作不良を監視・検出する
改良された装置を提供するものである。

選択した１組のテスト条件に対するデバイスの期待され
る動作はまずモデルを使用することによって決定される
。そのモデルによって予想されたデバイスの応答は、後
の比較動作のために記憶される。その後、上述の選択し
たテスト条件をデ／Ｊイスに与え、それに対する応答給
茶はモデルの応答結呆と比較される。このように、デバ
イスの動作不良は、デバイスの応答とモデルの応答とを
比較することによって検出される。

本発明の監視・検出装置について全般的に理解するため
まず第１図を参照する。設計試作ユニット（ＥＰＵ）　
Ｑ（’ｐは、動作を監視しようとする広範囲のデバイス
の任意のものでよい。一般に、ＥＰＵ　Ｑｄは。

それに関連した幾つかの型の信号を有する。ＥＰＵαＯ
に関連した第１の型の信号は、ＥＰＵ　Ｑ（ｎの動作に
関連した情報を含む信号である。この種の信号は、第１
図においてｍ信号（２）と示されている。ＥＰＵ　Ｑｌ
ｌに関連する他の型の信号は、第１図において信号１〜
ｎから成る信号α４で示される信号であり、この信号に
基づいて設計試作品の動作不良を検出できる。ＥＰＵ　
ＱＯに関連したｍ信号０及び信号０４の詳細は、そのＥ
ＰＵαＱによって達成される特定の機能に依存する、即
ち、後述するように用途によって変わる。

分析的予想ユニット（Ａｎａｌｉｔｉｃａｌ　Ｐｒｅｄ
ｉｃｔｉｏｎＵｎｉ　ｔ　：ＡＰＵ）　Ｑｄは、ＥＰＵ
α０の動作を予想する情報を有し、選択された１組の入
力条件に応じてＥＰＵαＱが発生する正しい、即ち所望
の信号に対応する信号を発生するよう動作する。ＥＰＵ
　（１０についてと同様、ＡＰＵαｄも全般的に幾つか
の型の関連信号を有する。ＡＰＵαυに関する第１の型
の信号は、ＥＰＵαＱの正常動作に関連した情報を表わ
すもので、この型の信号は第１図ではｐ信号０υで示さ
れている。

ＡＰＵα０に関連する他の型の信号は、第１図において
信号ａ　”’−ｚから成る信号翰で示されたような信号
であシ、この信号に基づいてＥＰＵ　（１０の不良動作
が指摘される。ＡＰＵαｄに関連したｐ信号０υ及び信
号（イ）の詳細は、ＥＰＵ　（１０によって達成される
特定の機能に依存し、後述の如く、用途によって変わる
。

ＥＰＵα１の信号（２）及び信号α噛、ＡＰＵαＧの信
号αＦ！ｊ及び信号翰の各々の数も、ＥＰＵαＱ及びＡ
ＰＵ　（１６（７）特定の実施方法によって変わり得る
。比較器１〜Ｎは、複数の同一の比較デバイスであシ、
各々は次の如く動作する。各比較器は２人力信号を受け
それらに関連した１出力信号を発生する。この出力信号
は、２つのとシ得る状態のうちの１つの状態をとる。第
１の状態は、比較器に入力された２人力信号が一致した
ことを示し、第２の状態は比較器に入力された２人力信
号が不一致であることを示す。

オア（ＯＲ）ダート（イ）は、複数の入力信号を受けそ
れらに関連しｆＣ１出力信号を発生するもので、その複
数の入力端子のいずれかに信号が現われたことに応答し
て出力信号を発生するよう動作する。ＯＲダート（ハ）
の入力信号数は比較器の個数によって決まる、即ち、特
定の用途によって決まる。履歴データ収集ユニット（Ｈ
ＤＣＵ）（ハ）は記憶手段として働く。

特に、入力されるトリが信号りに応じてＨＤｃＵＱ＠は
、ＥＰＵα１からその動作に関する情報をｍ信号の形で
記憶し、ＥＰＵα１の正常な動作を示すＡＰＵ　Ｑｄか
らの情報をｐ信号の形で記憶するよう動作する。このよ
うな情報は以下に詳述する後続の分析処理のためにＨＤ
ＣＵ（ハ）に記憶される。

第１図の装置は以下のように構成される。１組の予め選
択されたテストベクトルが、同時にＥＰＵｏＱ及びＡＰ
ＵαＧに入力される。テストベクトルがＥＰＵ　（］０
及びＡＰＵ　Ｑｄに入力される方法は特定の用途によっ
て決まる。即ち、テストベクトルは直接または間接的に
入力し得る。特に、テストベクトルは、この装置に直接
入力される１組のテスト信号であり待る。しかし、他の
場合、選択さｆ′ＬｆＣ１組のテストベクトルは、この
装置によって行われる選択された１組の動作を表わすこ
ともある。このような場合、テストベクトルはこの装置
に間接的に入力されると考えられる。ＥＰＵｏＱからの
信号α４（信号１〜ｎ）は、夫々比較器１〜Ｎの第１人
力乏に入力される。同様に、ＡＰＵαｄからの信号器（
信号ａ　”’−ｚ　）は夫々比較器１〜Ｎの第２入力端
に入力される。比較器１〜Ｎの各出力はＯＲデート（２
）の１入力端に入力される。ＯＲダート（イ）の出力は
ＨＤＣＵ　［に入力されトリが信号器として働く。ＥＰ
ＵｏＱからのｍ信号（２）及びＡＰＵαＧからのｐ信号
も同様にＨｌ）ＣＵ（ハ）に入力される。

第１図に示された本発明による装置は次のように動作す
る。まずＥＰＵ　ＱＯの動作が適切な方法または装置に
よってモデリングされる。具体的にはＥＰＵｏＱの所定
のテストの程度を定める１組のテストベクトルがまず選
択される。この界に、選択される１組のテストベクトル
は、ＥＰＵｏＱの動作の特定部分のテストまたはＥＰＵ
　（１０の全動作の広範なテストのいずれをも定めるこ
とができる。選択された１組のテスト条件に対するＥＰ
ＵｏＱの期待される応答はまず分析手段によって決定さ
れる。ただし選択された１組のテストベクトルに対する
ＥＰＵ　顛の期待される応答が決定されるには多くの方
法がある。予期される応答を決定する手段は、選択され
たテストベクトルの各々に対するＥＰＵ　（１０の設計
を人手によって細かぐ分析するか、また与えられたテス
ト条件に対する期待される応答を同様に決定するように
特別に設計された自動装置であってもよい。このように
特別に設計された装置はハードウェア型及びソフトウェ
ア型のデバイスの両方を含む。このようなデバイスの１
例は、一般にＴＥＧＡＳソフトウェアプログラムとして
知られているものである。選択された１　＃ｆｌのテス
トベクトル開封するＥＰＵ　（１０の期待される応答が
決定された後。

この応答は、後に詳述する後続の用途のためにＡＰＵ　
（ｌｉ３に記憶される。次に、選択された１組のテスト
ペクタが同時にＥＰＵ　（Ｉｃ！及びＡＰＵ　（１６の
両方に入力される。比較器１〜ＮはＥＰＵ顛からの信号
、α冶及びＡＰＵ　（ｌｄからの信号器を監視するよう
動作する。

ＡＰＵαＧからの予想信号と一致しない対応信号がＥＰ
ＵｏＱから出力されると、ＥＰＵｏＱからのｍ信号υ上
の関連信号及びＡＰＵ　Ｑｄからのｐ信号ＯＱ上の関連
信号がＨＤＣＵ　Ｕに記憶される。部ち、ＡＰＵ　（１
（ｅからの信号練りの１信号の状態で表わされる予想信
号と一致しない信号状態がＥＰＵｏＱからの信号線α・
Ｄの１信号に発生したら、ＥＰＵ　ＱＯ及びＡＰＵ　（
ｌｄの双方からの対応する付随情報が後続の分析のため
にＨＤＣＵｃ心に記憶される。

本発明の装置の上述の動作原理は、ＥＰＵ　Ｑｃ）がμ
Ｐを用いた装置として示された第２Ａ図を参照して考え
ることによって、よシー磨の理解が得られよう。

第２Ａ図において、μＰω゛は、それ自身に関連するア
ドレスバスｅ３２、データバス上− （ト）及び■′（至）を有する。μＰ（支）は種々のμ
Ｐのうちの任意のものでより０ここでは説明のために、
カリフォルニア州すンタクジラのインテル社から入手可
能なモデル８０８５μＰ″ｆ：Ｓ定する。しかし、この
選定は単に説明のためであり、本発明による原理は同様
に他のμＰにも適用し得る。ここでは、モデル８０８５
ｚＩＰを想定したので、このμＰＫ固有の幾つかの特徴
がある。特に、アドレスバス０りは１６本の単方向信号
線ＡＯ〜Ａ１５から成り、データバスＧ４は８本の双方
向信号線から成る。また、アドレス信号の一部は８０８
５μＰのデータバス上でマルチデレクスされるので、８
０８５μＰから発生されるアドレスラッチイネーブル信
号（以下ＡＬＥ’という）←めを用い８０８５μＰに関
連する信号からアドレスを導出するためのラッチ手段が
必要になる。その結果、μＰωは８０８５μＰを含むだ
けでなく必要なアドレスラッチ装置をも含むことになる
。実際には、テキサス州ダラスのテキサスインスツルメ
ンツ（ＴＩ）社製オクタルＤ型ラッチ、モデル７４ＬＳ
３７３を用いて当業者に周知の方法で必要なラッチ装置
を構成し得る。

同様に、　８０８５μＰに関連した信号は８０８５μＰ
によるリード動作またはライト動作のいずれかの発生を
示す信号である。これらの機能は夫々信号ＲＤ’　（３
Ｇ及びＷＢ２（至）によって示されて−る。ＲＤ’信号
Ｏｄの低状態は８０８５μＰによるリード動作の発生を
示す。

同様に、■′倍信号低状態は８０８５μＰによるライト
動作の発生を示す。アドレスデコーダ帥は、当業者に周
知の方法でμＰ（１）からの選択されたアドレス信号を
デコードするよう働く。説明のために、アドレスデコー
ダ帥はμＰ（ト）からの１６本のアドレス線のうちの２
本、即ちアドレス線Ａ１４及びＡ１５をデコードすると
する。アドレスデコード機能を具現するには多くの方法
があるが、１つの方法は、モデル７４ＬＳ１３８．３ツ
ー８ラインデコーダ／マルチプレクサを用いて当業者に
周知の方法で構成することである。このモデル７４ＬＳ
１３８もＴＩ社で製造されている。ランダムアクセスメ
モリ（ＲＡＭ）（６）は、μｐｍからの制御信号に応じ
て情報を記憶すると共に、既に記憶された情報゛を出力
する働きをする。

ＲＡＭ　Ｇ１２は任意個数のメモリデバイスで具現して
もよい。メモリデバイスの一例として、インテル社製の
モデル２１１５ＲＡＭメモリデバイスがあげられる。

イレーザブル・リードオンリーメモリ（ＲＯＭ）　Ｇｌ
−◇はμＰ■からの制御信号に応じて、既に記憶された
情報を出力する。ＲＯＭ帆は任意個数のデバイスで実現
し得る。このデバイスと１例としてインテル社製のモデ
ル２７３２イレーザブルＲＯＭがあげられる。

ハードウェアレジスタθ→は汎用の記憶機能を提供する
。このような汎用記憶機能を有するデバイスは数多くあ
るが、−例としてモデル７４ＬＳ２７３型り型フリップ
フロップが猛げられる。この７４ＬＳ２７３デバイスハ
ＴＩ社で製造されている。入出力デバイス（ロ）は、第
２Ａ図の一般的々μＰを基本にした装置と外部の関連装
置とのインタフェースを司る。インタフェース機能を提
供するデバイスには多くの異なる邸のものがあるが、イ
ンテル社製のモデル８２５１　フログラマプル・コミュ
ニケーション・インタフェース・デバイスは用い得る１
例である。

上述の第２Ａ図の装置の典型的構成は次の如くである。

μＰ（支）からのアドレス信号線ＡＯ−Ａ１３はＲＡＭ
（９）及びＲＯＭ−に接続される。アドレス信号線Ａ１
４及びＡ１５はアドレスデコーダ帥に接続される。

リード及びライト動作の発生を示すμＰ加からの信号Ｒ
Ｄ’　（３Ｇ及びＷＲ’（ハ）は、Ｒへ〇２、ハードウ
ェアレジスタ００及び入出力デバイス（ト）に入力され
る。リード信号ＲＤ’（ハ）は更にＲＯＭ鏝にも入力さ
れる。μＰ加のデータバス（ロ）は入出力デバイス（ロ
）、ハードウェアレジスタα樟、ＲＯＭ　Ｑ美及びＲＡ
Ｍ　（＊に接続される。

この装置は次の如く動作する。μＰ■は一般に、第２Ａ
図の装置が設計された特定の目的に応じたプログラムの
実行中、ＲＯＭ　Ｑ・や内の情報を参照する。

μＰ（支）によるリード動作の開始に際し、リード信号
ＲＤ’　％の状態が能動、即ち低状態になる。更に、Ｒ
ＯＭ　Ｑ→内の特定記憶位置を参照するに際し、μＰ（
支）はその所望の記憶位置のアドレスを信号線ＡＯ〜Ａ
１５上に載せる。信号線ＡＱ　−Ａ１３はＲＯＭ　ＱＪ
内ノ特定記憶位置を指定するためにこのＲＯＭ−に接α
さレテイる。信号線Ａ１４　、　Ａ１５はアドレスデコ
ーダ００に接続されている。アドレスデコーダ舶は信号
ｌｊｌ　Ａ１４　、　Ａ１５上の信号をデコードし、Ｒ
ＯＭ帆へつながる信号線図上にイネーブル信号を出力す
る。

アドレスデコーダ（至）からのイネーブル信号間は。

リード信号ＲＤ’　（３６の能動状態と協働してＲＯＭ
■をイネーブルし、これによって信号線ＡＯ−Ａ１４上
の信号で指定された記憶位置にある情報をデータバス（
ロ）の信号線Ｄｏ　−Ｄ７上に載せる。このようにして
、ｎｏＭＧｓ−Ｑ内の参照された記憶位置の情報がμＰ
α１によって利用される。μＰ（４）は、所望の情報を
得るために同様の方法でＲＯＭ　（ｔ４４内の他の記憶
位置をアクセスする。同様に、μＰ（支）はＲＡＭ　＜
１２内の記憶位置の情報をアクセスする。μＰ（イ）は
、リード信号ＲＤ’　（ｄの代シにライト信号ＷＲ’（
ロ）を用いて同様の方法でＲＡＭ（６）内の選択された
記憶位置に情報を記憶させることができる。具体的には
、μＰωによるライト動作の開始に際し、μＰ（イ）は
ＲＡＭ（ハ）内の記憶位置に記憶させたい情報をデータ
バス（ロ）の信号線Ｄｏ　−Ｄ７上に載せ、その後、ラ
イト信号■′鏝を能動、即ち低状態にする。更に、μＰ
（至）は所望の記憶位置のアドレスをアドレスバス０２
の信号線ＡＯ〜Ａ１５上に載せる。信号線ＡＯ−Ａ１４
がＲＡＭ　Ｇｏに接続され、これによシ特定の記憶位置
が指定される。

アドレスデコーダＧ（Ｏは、信号線Ａ１４　、　Ａ１５
上の信号をデコードし、耽０２への信号線６２上にイネ
ーブル信号を出力する。アドレスデコーダ００からのイ
ネーブル信号６２は、ライト信号ＷＲ’（至）の能動状
態と協働してＲＡＭ（６）をイネーブルし、これによシ
、ＲＡＭ（ハ）の信号線ＡＯ〜Ａ１５上の信号で指定さ
れた記憶位置にデータバス＠の信号線ＤＯ〜Ｄ７上の信
号を記憶させる。同様に、入出力デバイス０→及びハー
ドウェアレジスターがなされる。

以上、μＰを基本にした装置の特定例について説明した
が、第２Ａ図に関して説明された広い意味での設計の構
成は、他の型のμＰや周辺デバイスを含むかもしれない
他の例においても同様である０例えば、異なる設計にお
いては他の型のμＰを用いるかもしれず、また、ハード
ウェアレジスター及び入出力デバイス（９）を省き、音
声合成器やグラフィックデバイスの如き他の関連装置を
含むかもしれない。しかし、どのような例であっても、
そのシステムの動作に関連した情報を含む特定設計信号
が必ず存在する。一般に、このような信号は、装置の動
作を表わし第１図のｍ信号α２を参照して既に説明した
ような信号、更にデバイスの動作不良が検出できるよう
な信号（例えば第１図の信号α４）を含む。前述したよ
うに、このような信号の詳細は特定用途の設計及び監視
したい情報の性質によって決まる。第２Ｂ図は、第２Ａ
図のμＰを基本とした装置に関する上述の如き信号を示
す。第２Ｂ図において、第２Ａ図の装置の動作を表わす
信号、即ちｍ信号−は、アドレスバスＱ２Ｓを構成する
１６個の信号ＡＯ〜Ａ１５、データバス（ロ）を構成す
る８個の信号ＤＯ〜Ｄ７、リード信号ＲＤ′（２）、ラ
イト信号ｎ′翰、及びＡＬＥ　’信号（財）を含、む。

どの信号から第２Ａ図の装置の不良動作が検出されるか
は、一般に、どの動作を監視したいかによって決まる。

この点において、同一の信号セットを選択するのは単に
説明のためであシ、後述するように他の信号も同様に選
択し得る。

再び第１図を参照するに、ＡＰＵαＧは選択されたテス
トベクトルに対するＥＰＵ　（ＩＱの予期された応答を
記憶するよう働く。ＡＰＵαＯの機能を実現するには多
くの異なる方法があるが、第３図はその１つの実旋例を
示す。第３図において、カウンターは、クロック入力端
６′４及び１６本の出力線を有する１６ビツト２進カウ
ンタであシ、その出力線の各々は。

信号線−が１６ビツト２進値を表わすように関連した２
進重み付けを有する。カウンタ■は種々の方法で実現で
きるが、その１つの方法は、ＴＩ社製のモデル７４ＬＳ
３９３デユアル４ビツト２進カウンタＩＣデバイスを２
個使用することである。２個の７４ＬＳ３９３カウンタ
を１個の１６ピツト２進カウンタとして用いる方法は周
知である。一般に、マルチプレクサ員は２つの入力信号
のグループ（財）及び−の一方を出力信号ｆＯの１グル
ープに接続するスイッチとして働く。具体的には、入力
信号−２−の各グループは１６個の個別信号から成る。

制御信号（ハ）に応じて、マルチプレクサ■は信号グル
ープ−または信号グループ輪を構成する１６個の信号を
出力信号翰に結合する。マルチプレクサ輪を実現するに
は多くの方法があるが、１つの方法はＴＩ社製の缶デル
７４ＬＳ２５３デュアルデータ声レクタ／マルチプレク
サを８個使用することである。８個の７４ＬＳ２５３を
、１６ピツト２人力、１６ピツト１出力の単一マルチプ
レクサとして用いる方法は周知である。ＲＡＭ　ｔ１４
は、与えられた情報を記憶する記憶デバイスとして働き
、適切な要求に応じて先に記憶した情報を出力する。Ｒ
ＡＭ　ｅ！４を実現するには多くの方法がちるが、１例
は、インテル社製の化デル２１１５Ａ高速スタティック
幻ｆｆ１Ｉｃを複数個用いるものである。仁のデバイス
の正確な個数は、後述の如く記憶しようとする情報の量
によって決まる。

また複数の２１１５Ａ　ＲＡＭＩＣをどのように組合わ
せるかは周知である。ＲＡＭ　ｔ４をどのようなデバイ
スで構成しようと、アドレス入力ＣＩ０、データ入力（
ハ）、ＷＲ’信号−、及びデータ出力６２は必ず存在す
る。具体的には、アドレス入力端ぐＱへ入力てれる信号
は、ＲＡＭ　ｆ４内の特定の記憶位置を指定し、そこに
データ入力端（ハ）の情報が記憶される。ＲＡＭ　（７
４内の指定された記憶位置へ情報が実際に記憶でれるの
はＷＲ’信号■が発生したときである。その後、ＲＡＭ
σφ内の情報は周知の方法でデータ出力端６カから読出
すことができる。データラッチ←Ｑ、制御ラッチ（ハ）
、及びアドレスラッチ（ハ）は夫々入力端４Ｘ）　、　
１２　、（財）へ入力される情報を一時的に記憶する役
目を果たす。

データラッチ（財）、制御ラッチ■、及びアドレスラッ
チ岐に一時的に記憶でれた情報は、その後各々の出力端
（至）、（至）、　（ｉｏｏ）に出力される。汎用コン
ピュータ（１０２）は、後に詳述する如く予め選択され
たテストベクトルに対するＥＰＵ　（第１図）の期待避
れる応答を決定し、その後、その情報をＲＡＭｆ４）Ｋ
記憶させるよう動作する汎用デジタルコンビ↑ ユータである。汎用コンピュータ（１０２）はデータバ
ス（１０４）を有し、これを介してデータラッチ（ハ）
、制御ラッチ■、アドレスラッチ岐と通信する。後述の
如く、汎用コンピュータ（１０２）は、ＨＤＣＵφや（
第１図）内の情報を検査１分析するために用いてもよい
。アドレスラッチ０η、制御ラッチ盤、データバッファ
輪、及びデータバッファ□□□は、汎用コンピュータ（
１０２）を後に詳述する如く、夫々信号（１５４）　、
　（１５２）　、　（１４８）　（第６図）、及び信号
（１６５）　（第７図）に結合するためのものである。

汎用コンピュータ（１０２）の働きをするデジタルコン
ピュータは多くあるが、その１つはテクトロニツクス社
のモデル８５６０マイクロコンピユータ開発研究システ
ムである。

上述の装置（第３図）は次の如く構成される。

ＡＬＥ’信号５４（第２Ｂ図）はカウンターのクロック
入力端（効へ入力される。カウンタ（至）の１６本の出
力信号ｉ！ｌ！←自はマルチプレクサ輸の一方の入力端
に接続される。マルチプレクサ輔の出力信号７０はＲＢ
１り→のアドレス入力端（７Ｑに入力される。汎用コン
ピュータ（１０２）のデータバス（１０４）は夫々デー
タラツチトφ、制御うッチ弼、アドレスラッチ（ハ）の
入力端（１）、εす、←Ｏに接続される。アドレスチッ
チ（へ）の出力端（１００）はマルチプレクサ輪の第２
．の入力端に接続される。制御ラッチ■の第１出力は、
マルチプレクサ（至）の制御入力端に入力される制御信
号四でｓｂ、制御ラッチ岐の第２出力は同様にＲＡＭケ
委のライトイネーブル■′入力端一に入力される制御信
号である。データラッチ■の出力はＲＡＭ　（７４のデ
ータ入力端（ハ）に入力される。

最初、第２Ａ図の例で説明したように、ＥＰＵαＯの動
作が上述した如き適当な手段でモデリングされる。具体
的には、第２Ａ図の装置九ついて、ｍ信号（社）（第２
Ｂ図）内の各信号の個々の状態が、予め定められたテス
トベクトルについて決定される。ｍ信号（２）は全１２
個の別個の信号から成るので、２７個の信号の各々の状
態は個別に決定され、ＲＡＭ（財）に記憶される。

第３図の装置は次の如く動作する。始めに、汎用コンピ
ュータ（１０２）が制御ラッチ（至）に過当な信号を出
力（−でマルチブレフサ缶を制御し、アドレスラッチ翰
の出力をマルチプレクサ６）の出力信号（７ｄとなし、
よってＲＡＭ　ｆ４のアドレス入力ｆＱとなす。

そこで、汎用コンピュータ（１０２）はＥＰＵ　ＱＱの
モデリング結果をＲＡＭ　ｔ４に記憶させる。具体的に
いえば、汎用コンピュータ（１０２）は、順次、データ
及びそのアドレ子を、データラッチ−及びアドレスラッ
チ翰を介してＲＡＭぐ→に送シ、順次の記憶位置にデー
タを記゛憶させる。その後、汎用コンピュータ（１０２
）は制御ラッチ■を介してマルチプレクサ員を制御し、
カウンターの１６個の出方をＲ店］→のアドレス入力に
結合する。同様の方法で、汎用コンピュータ（１０２）
は、制御ラッチ（至）によるライトイネーブル剋′信号
−の状態によってＲＡＭり４）の読出動作を制御する。

その後、カウンタ員はＲＡＭ　ｆ４１内のＨｋ”７次の
記憶位置を指定するために用いられ。

各記憶位置から先に記憶された情報がＲＡＭり（４）の
データ出力端８２に出力される。この実施例では、デー
タ出力めは２７個の信号から成シ、こｆｔ１−１：ｇ４
１図の信号−に対応する。ｍ信号囮と信号０・ルとが同
一であったＥＰＵαＯと同様に、この例ではＰ信号０躊
と信号−とは同一である。

再度第１図を参照するに、比較器１〜Ｎは、ＥＰＵ００
及びＡＰＵ　（１ｆ３からの対応する信号を比較するた
めのものである。比較器１−Ｎの機能を実現するには多
くの方法があるが、その１つの方法の一部を第４図に示
す。第４図において、比較器１〜Ｎは排他的論理和（Ｆ
ＯＲ）ダート（１１０）〜（１１２）を用いて構成され
ている。周知のように、ＥＯＲケ９−トはその２人力状
態が異なるときのみ出力信号を発生する。ＥＰＵ　（１
（ｊからの信号０，０及びＡＰＵ　Ｑ＋３からの信号■
内の夫々の信号間の比較動作を行なうために枚数のＦＯ
Ｒゲートを用いている。具体的には、　ＥＰＵＯＱから
の第１の信号１はＥＯＲダート（１１０）の第１入力端
に入力され、ＡＰＵ　（１Ｇからの対応する第１の信号
ａはＦＯＲグー）　（１１０）の第２入力端に入力され
る。ＥＯＲグー）　（１１０）の２入力端への信号の状
態が同じであればＦＯＲゲート（１１０）は出力信号を
発生しない。２人力ＭＡへの信号の状態が異なるときの
みＦＯＲグー）　（１１０）は出力信号を発生する。

即ち、ＥＰＵＯＱ及びＡＰＵαＧからの対応する信号に
差があるときのみ、ＥＯＲグー）　（１１０）は出力信
号を発生する。同様にＥＰＵ　ＱＯ及びＡＰＵ　（１４
３の他の信号は夫々別個に比較され、ＥＰＵ　ＱＯの１
信号とＡＰＵ　（ｌＧの対応するｌ信号とが異なる場合
が検出される。ＥＯＲゲートは、ＴＩ社與のモデル７４
Ｌ３８６力ドラデル２人力ＦＯＲグー）　ＩＣを用いて
構成し得る。

比較器１〜Ｎの比較機能は、第２Ａ図のＥＰＵ（１０及
び第３図のＡＰＵ　（］１ｌｌ）については２７個のＥ
ＯＲデートを用いて実現される。具体的に言えば、ｍ信
号（５）（第２Ｂ区１）を構成する２７個の信号の各々
は２７個のＦＯＲゲートの各々の第１入力端に入力され
る。

また、ＲＡＭ　ｆ４のデータ出力端■からの、ｐ信号０
υを構成する２７個の信号の各々は、対応するＦＯＲゲ
ートの第２入力端に入力される。即ち、２７個のＥＯＲ
ｆ−）は全体として、ｍ信号（社）の各信号をｐ信号０
棒の対応信号と比較し、ＡＰＵαυによυ発生された１
３号と一致しない信号がＥＰＵ　（１０から出力された
ことを検出する。

第１図において、ＯＲダート（イ）は、比較器１〜Ｎの
出力を同時に監視し、任意の比較器から出力が発生した
とき出力信号を発生するよう動作する。

ＯＲグ゛−ト（イ）の機能は種々の方法で実現できるが
１．１！５図に一例を示す。第５図において、　ＯＲグ
゛−ト（財）の機能は複数個の５人カポジティブ・ノア
（ＮＯＲ）ゲート及び１個の６人カポジティブ・ナンド
（ＮＡＮＤ）ダートで実現される。具体的には、論理グ
ー　　）　　（１２０）　　、　　（１２２）　　、　
　（１２４）　　、　　（１２６）　　、　　（１２８
）　　。

（１３０）は各々５人カポジティブＮＯＲゲートであシ
、論理ゲート（１３２）は６人カポジティブＮＡＮＤゲ
ートである。各ＦＯＲダート（１１０）〜（１１２）　
（第４図）からの出力は５人カポジティブＮＯＲゲート
の１つの１入力端に入力される。５人カポジティブＮＯ
Ｒダー　ト　（１２０）　　、　　（１２２）　　、　
　（１２４）　　、　　（１２６）　　、　　（１２８
）。

（１３０）の各出力は６人カポジティブＮＡＮＤゲート
（１３２）の入力端に入力される。従って、６人カポジ
ティブＮＡＮＤゲート（１３２）は、５人カポジティブ
ＮＯＲグー　ト　（１２０）　　、　　（１２２）　　
、　　（１２４）　　、　　（１２６）　　。

（１２８）　、　（１３０）のいずれかの任意の入力端
に信号が発生すると出力信号（１３４）を発生すること
になる。６人カポジティブＮＡＮＤゲート（１３２）か
らの信号（１３４）は鴻１図のトリが信号（イ）に対応
する。

再び第１図を参照するに、ＨＤＣＵ（ハ）は、ＥＰＵＯ
Ｑの動作に関連した情報及びＡＰＵ　Ｏｄからの対応す
る１青報を後続の分析のために記憶するよう働く。詳し
くはＨＤＣＵ（ハ）は、トリが信号（イ）の発生に応じ
てＥＰＵＯＱに関連したｍ信号（２）及びＡＰＵ　（１
１１６に関連したｐ信号０埼を記憶する。ＨＤＣＵ（ハ
）の機能を実現する方法は多くあるが、第６図にその１
例を示す。この例では、ＨＤＣＵ（ハ）は、エラー状態
を検出すると情報の収集を開始し、後述する如く所定量
の情報を収集するよう動作する。第６図において、ＯＲ
グー）　（１４１）は、プール代数論理和機能を達成す
る２人力ＯＲダートでろり、ＴＩ社製のモデル７４Ｌ８
３２力ドラデル２人カポジティブＯＲダートを利用でき
る。Ｒ７猫１（１４０）は後に読出すだめの情報を記憶
しておくものであり、具体的には、夫々５４ビツトの情
報を記憶し得る記憶位置を複数有する。ＲＡＭ　（１４
０）のデータ入力端（１４２）に入力される情報は、ラ
イト入力端（１４６）上にライト信号が発生するとアド
レス入力９ｉＭ　（１４４）上の１７ビツトのアドレス
情報によって指定された特定の記憶位置に記憶される。

ＲＡＭ（１４０）の記憶位置に先に記憶された情報は、
アドレス入力端（１４４）に所望の記憶位置のアドレス
を与え、かつライト入力端（１４６）に適当な信号を与
えることにより１１＠次読出すことができる。ＲＡＭ（
１４０）は種々の方法で構成し得るが、その−例は、イ
ンテル社製のモデル２１１５高速スタテイツク■ＩＣを
砂０個用いて周知の方法で組合わせることである。１７
ビツトマルチプレクサ（１５０）は、制御入力端（１５
２）への信号に応じて動作する１７ポール・２ポジシヨ
ンスイツチとして働き、入力（１５４）または入力（１
５６）の込ずれかを出力端（１５８）へ出力、する。入
力（１５４）　、　（１５６）及び出力（１５８）のい
ずれもが１７本の個別の信号線を有する。１７ビツトカ
ウンタ（１６０）は、クロック入力端（１６２）へ入力
されるクロック信号を２進形式に計数するカウンタであ
る。１７ビツトカウンタ（１６０）の状態はカウンタ出
力端（１６４）　Ｋ現われる。カウンタ出力端（１６４
）は１７本の出力線を有する。１７ビツトカウンタ（１
６０）はまた計数イネーブル入力端（１６６）を有し、
この入力に応じて計数機能をイネーブルまたはディスエ
ーブルする。１７ビツトカウンタ（１６０）は更にフル
カウント信号出力端（１６８）を有する。

フルカウント信号は１７ビツトカウンタ（１６０）のカ
ウント値が最大値に達したときに出力される。１７ビツ
トカウンタ（１６０ンを実現する方法の１つは、ＴＩ社
製のモデル７４ＬＳ３９３デユアル４ビツト２進カウン
タを複数個と、必要な付加的機能のための関連論１里デ
バイスとを周知の方法で組合わせるものである。Ｊ−Ｋ
・フリップフロップ（ＦＦ）　（１７０）は、Ｊ入力端
（１７２）、Ｋ入力端（１７４）、クロック入力端ＣＫ
　（１７６）、Ｑ出力端（１７Ｂ）　、及びリセット入
力端（１８０）を有する単一のＪ　−Ｋ　−ＦＦである
。Ｊ−に−ＦＦは周知の方法で、パワーオン時にリセッ
ト状態となるよう構成される。Ｊ−に−ＦＦ（１７０）
にはＴＩ社製のモデル７４ＬＳ７３デュアルＪ−にフリ
ツプフロツプヲ用い得る。ワンショット（１８２）は、
入力端（１８４）及び出力端（１８６）を有する単安定
マルチバイブレータである。ワンショット（１８２）は
、その入力端における信号の高状態から低状態への変化
に応答して予め決まったノ々ルス幅の出力パルスを発生
するよう動作する。ワンショット（１８２）にはＴＩ社
與のモデル７４ＬＳ１２２リトリがプル・単安定マルチ
バイブレータを利用できる。

上述の第６図の装置は次のように構成される。

ＯＲｆ　−）　（１４１）の１入力端はＲＤ′信号（ト
）（第２Ｂ図）を受け、ＯＲグー）　（１４１）の第２
人力はＷＲ’信号（至）（第２Ｂ図）を受ける。ＯＲゲ
ートの出力はＲＡＭ　（１４０）のライト入力端（１４
６）及びワンショッ）　（１８２）の入力端（１８４）
に入力される。ＲＡＭ（１４０）の第１の２７個のデー
タ入力端（１４２）はＥＰＵαＱからのｍ信号（イ）（
即ち、１６個のアドレスバス信号ＡＯ〜Ａ１５　（３２
８ｍ（７）　ｙ’　　Ｉ　ハスＭ　号Ｄｏ　〜Ｄ７　ｏ
、＋、ＲＤ’信号（ハ）、ＷＲ’信号（ロ）及びＡＬＥ
’信号□□□（第２Ｂ図））を受ける。ＲＡＭ　（１４
０）の第２の２７個のデータ入力端（１４２）はＡＰＵ
　（ｌｆｅからのｐ信号ｏｅ　＜即ち、ＲＡＭ　９→（
第３図）のデータ出力□の２７本の信号線）を受ける。

ＲＡＪＭ　（１４０）のアドレス入力端（１４４）の１
７本の信号機は１７ビツトマルチプレクサの出力端（１
５８）に接続される。１７ビツトマルチゾレクサ（１５
０）の一方の入力端（１５６）は１７ビツトカウンタ（
１６０）のカウンタ出力端（１６４）に接続される。１
７ビツトカウンタ（１６０）のりａツク入力！　（１６
２）はＡＬＰ：、′信号（財）（第２Ｂ図）を受ける。

１７ビツトカウンタ（１６０）からのフルカウント信号
（１６８）はＦＦ（１７０）のに入力端（１７４）に入
力される。ＦＦ（１７０）のＪ入力端（１７２）はトリ
が信号（至）（第１図）、即ちＯＲダート（１３２）　
（第５図）からの信号（１３４）を受ける。ワンショッ
ト（１８２）からの出力信号（１８６）はＦＦ（１７０
）のクロック入力端（１７６）に入力される。１７ビツ
トカウンタ（１６０）からのフルカウント信号（１６８
）はＦＦ’（１７０）のに入力端（１７４）に入力され
る。

第６図の装置は次の如く動作する。・ぐツーオン時に、
　ＦＦ（１７０）のリセット入力端（１８０）にリセッ
ト信号が与えられる。これによってＦＦ（１７０）がリ
セットされる。１７ビツトマルチプレクサ（１５０）　
ハ、制御入力端（１５２）に適当な信号を受けて、１７
ビツトカウンタ（１６０）のカウンタ出力端（１６４）
の１７本の信号線をＲＡＭ　（１４０）のアドレス入力
端に接続する。その後、ＥＰＵαＯ及びＡＰＵαＧの対
応信号の不一致が検出されると（即ち、０１”　−）　
（１３２）かう信号（１３４）　（第５図）が発生する
と）、ＦＦ（１７０）のＪ入力がイネーブルされる。そ
の後、ＥＰＵα０（第２Ａ図）からＲＤ’信号（ロ）ま
たはＷＲ’信号（至）のいずれかが発生すると、対応す
る信号がＯＲグー）　（１４１）から発生し、この信号
がワンショット（１８２）の入力端（１８４）に入力さ
れる。そこでワンショット（１８２）は所定錦のノ４ル
スを出力し、このノ奢ルスはＦＦ（１７０）のクロック
入力に与えられる。ワンショツ）　（１８２）の出力パ
ルスの後録で（即ち、高から低状態への変化時）　ＦＦ
（１７０）は状態を反転してＱ出力端（１７８）に論理
１状態を出力する。ＦＦ（１７０）のＱ出力端（１７８
）の論理１状態によって１７ピツトカウンタ（１６０）
がイネーブルされ、１７ピツトカウンタ（１６０）は各
ＡＬＥ’信号■の発生を計数し始める。

１７ピツトカウンタ（１６０）はＥＰＵ　（１０からの
情報（ｍ信号（２））及びＡＰＵθＧからのｉ？ｆ報（
ｐ信号αｄ）をＲＡＭ　（１４０）に記憶・させる牟め
のアドレス情報を発生する。この情報収集過程は１７ピ
ツトカウンタ（１６０）が最大値に達するまで継続され
、最大値に達したときフルカウント信号（１６８）がＦ
Ｆ（１７０）のに入力端（１７４）に論理１信号を供給
する。その後、次のＲＤ’信号ＯＧまたはＷＲ’信号（
至）が発生すると。

Ｊ−に−ＦＦ（１７０）はリセット状態に戻シ、１７ピ
ツトカウンタ（１６０）のカウンタイネーブル入力端（
１６６）からイネーブル信号が取シ除かれて１７ピツト
カウンタ（１６０）からのそれ以上のアドレス発生が禁
止される。このときＲＡＭ　（１４０）はエラー状態の
検知後に発生したＥＰＵ　ＱＯからのｍ信号−及びＡＰ
Ｕ　１％からのｐ信号０＄の状態を記憶している。

即ち、ＲＡＭ　（１４０）は、エラー状態検出後のＥＰ
ＵαＯに関する実際の信号と期待された信号との両方を
表わす情報を含んでいる。

ＨＤＣＵ　ＦＡＤは上述の方法の代シに、ＥＰＵαＱ及
びＡＰＵαｄからの情報をエラー状態の発生まで継続し
て続け、エラー状態の発生時に情報収集を停止するよう
にしてもよい。第７図はこのような動作を行なう装置を
示している。第７図の装置は素子間の接続関係が異なる
以外第６図と同じである。従って。

対応する素子には同様の参照符号を付しである。

第７図において、ＯＲグー）　（１４１）の一方の入力
端はＲＤ’信号（ト）（第２Ｂ図）を受け、他方の入力
端はＷＲ’（至）（第２Ｂ図）を受ける。ＯＲダート（
１４１）の出、力はＲＡＭ　（１４０）及びワンショッ
ト（１８２）の入力端（１８４）に入力される。ＲＡＭ
　（１４０）の第１の２７本のデータ入力（１４２）は
ＥＰＵαＱからのｍ信号α２（即ち、１６個のアドレス
バス信号ＡＯ〜Ａ１５（１２，８個のデータバス信号Ｄ
Ｏ〜Ｄ７（ロ）、ＲＤ’信号（ト）、ＷＲ’信号（至）
、ＡＬＥ　’信号（財）（第２Ｂ図））を受ける。

ＲＡＭ　（１４０）の第２の２７個のデータ入力（１４
２）はＡＰＵαＧからのｐ信号（即ち、ＲＡＭ　７４　
（第３図）のデータ出力端（２）からの２７個の信号）
を受ける。

ＲＡＭ　（１４０）のアドレス入力端（１４４）の１７
本の信号線は１７ビツトマルチプレクサ（１５０）の出
力端（１５８）に接続される。１７ビツトマルチデレク
サ（１５０）の一方の入力端は１７ピツトカウンタ（１
６０）のカウンタ出力（１６４）を受ける。１７ピツト
カウンタ（１６０）のクロック入力端はＡＬＥ’信号（
財）（第２Ｂ図）を受ける。Ｊ−に−ＦＦ（１７０）の
Ｊ入力端（１７２）は接地される、即ち、論理Ｏになる
。ワンショット（１８２）からのＱ′出力信号（１８７
）はＪ−に−ＦＦ（１７０）のクロック入力端（１７６
）に入力される。トリが信号（１３４）（第５図）はＦ
Ｆ（１７０）のに入力端に入力される。

ＦＦ（１７０）のＱ出力（１７８）は１７ピツトカウン
タ（１６０）のカウントイネーブル入力端（１６６）に
入力される。

第７図の装置は次の如く動作する。・量ツーオン時、Ｆ
Ｆ（１７０）のプリセット入力端（１８１）にセット信
号が与えられる。これによシ、ＦＦ（１７０）がプリセ
ットされてＱ出力（１７８）が論理１状態になる。

よって、１７ピツトカウンタ（１６０）はクロック入力
端（１６２）への各ＡＬＥ’信号（財）の発生を計数可
能になる。１７ビツトマルチプレクサ（１６０）は、制
御入力端（１５２）に適当な信号を受けて、１７ピツト
カウンタ（１６（りのカウンタ出力（１６４）の１７本
の信号線をＲＡＭ　（１４０）のアドレス入力端（１４
４）に結合する。

その後、ＡＬＥ’信号（財）が発生する毎にＥＰＵαＯ
からのｍ信号ｔ１り及びＡＰＵ　（ｌｆｓからのｐ信号
Ｑ杓の現在情報がＲＡＭ　（１４０）内の順次の記憶位
置に記憶される。この際、１７ピツトカウンタ（１６０
）は、その計数値が最大値に達したら、再びＯに戻シ最
大値へ向かって計数を続ける。従って、ＥＰＵ　Ｑｃ＆
及びＡＰＵ　（１４３からの情報は、１７ピツトカウン
タ（１６０）の計数値が最大値に達するまでＲＡＭ　（
１４０）に連続的に記憶され、その後の新しい情報はＲ
ＡＭ　（１４０）内の先に記憶された情報の上に重ね咽
、きされることになる。このようにしてＥＰＵ　ａＯ及
びＡＰＵαＧからの情報は連続的にＲＡＭ　（１４０）
に記憶される。エラー状態を検出すると、Ｊ−に−ＦＦ
（１７０）のに入力端（１７４）にトリガ信号（１３４
）による論理１状態が与えられる。その後、次のＲＤ’
信号ぐＧまたはＷＲ’信号（ロ）が発生すると、ＦＦ（
１７０）　！ｌ−ｊリセット状態にな９、Ｑ出力（１７
８）は論９Ｑ状態となる。これによって１７ビツトカウ
ンタ（１６０）の計数動作が禁止される。エラー状態の
発生による情報収集停止後、情報収集が停止された時点
のアドレスがカウンタ出力信号（１６５）に残っている
。このとき、ＲＡＭ　（１４０）は、エラー状態検出前
の、ＥＰＵ　（１０に関する実際の信号及び予期された
信号の両方を表わす情報を含んでいる。

第６図及び第７囚に示されたＨＤＣＨの２つの実施例に
よって収集された情報は、その後、分析のためアドレス
ラッチ０］）、制御ラッチＱ葎、データバッファに）、
データバッファ（社）（第３図）を介して汎用コンピュ
ータに送ってもよい。具体的には、第６図に関しては、
汎用コンピュータ（１０２）はアドレスラッチ０◇（第
３図）を介して１７ビツトマルチプレクサ（１５８）の
入力端（１５４）に、ＲＡＭ　（１４０）内の所割の記
憶位置のアドレスを与え、制御ラッチに）（第３図）を
介して制御入力（１５２）を制御することによシアドレ
ス情報をＲＡＭ　（１４０）のアドレス入力端（１４４
）に入力する。ＲＡＭ　（１４０）内の指定された記憶
位置の情報は、ＲＡＭ　（１４０）の出力端（１４８）
から汎用コンピュータ（１０２）へつながるデータバッ
ファ（イ）（第３図）を介して汎用コンピュータ（１０
２）に送出される。この動作は第７図のＨＤＣＵについ
ても同様である。但し、第７図の場合、情報収集が停止
された時点のカウンタ出力信号（１６５）で指示された
アドレスがデータバッファＧＦ７）（第３図）を介して
汎用コンピュータ（１０２）に送られる。

以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく種々の変形・変更が可能であ
ることは当業者には明らかであろう。

（発明の効果）本発明によれば、動作不良を監視しようとするデバイス
の期待される正常動作出力を発生する正常出力発生手段
を設け、この手段の出力とデバイスの出力とをリアルタ
イムに比較して、動作不良の発生前後の両内容をメモリ
に記憶しておくようにしたので、デバイスの動作環境を
乱すことなく、迅速に動作不良の原因を究明することが
できる。

【図面の簡単な説明】

第１図は本発明の概念を示すブロック図、第２Ａ図はマ
イクロプロセッサ（μＰ）を基本とした設計試作品（Ｅ
ＰＵ）のブロック図、第２Ｂ図は第２Ａ図のＥＰＵ　Ｋ
関連した信号線図、第３図は第１図のＡＰＵのブロック
図、第４図は第１図の比較器の回路図。第５図は第１図のＯＲダートの回路図、第６図は第１図
の履歴データ収集ユニット（ＨＤＣＵ）のブロック図、
第７図は他の履歴データ収集ユニットのブロック図であ
る。図中、叫はデジタルデバイス（設計試作ユニツ）　＝　
ＥＰＵ　）　、　（ｌｆ３は正常出力発生手段（ＡＰＵ
）　、■及び比較器１〜Ｎは検出手段、（ハ）は記憶手
段（履歴データ収集ユニット＝　ＨＤＣＵ　）を示す。

Claims

【特許請求の範囲】

デジタルデバイスの期待される正常なデジタル出力を発
生する正常出力発生手段と、該正常出力発生手段の出力
をデバイスの実際の出力と比較して両出力の不一致を検
出する検出手段と、該検出手段の出力に関連して上記正
常出力発生手段及び上記デジタルデバイスの両出力を所
定量記憶する記憶手段とを具えたデジタルデバイスの動
作監視装置。