JPS6188346A - デジタルデバイスの動作監視装置 - Google Patents
デジタルデバイスの動作監視装置Info
- Publication number
- JPS6188346A JPS6188346A JP60219013A JP21901385A JPS6188346A JP S6188346 A JPS6188346 A JP S6188346A JP 60219013 A JP60219013 A JP 60219013A JP 21901385 A JP21901385 A JP 21901385A JP S6188346 A JPS6188346 A JP S6188346A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- signals
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 description 35
- 238000012360 testing method Methods 0.000 description 31
- 238000000034 method Methods 0.000 description 30
- 238000013461 design Methods 0.000 description 19
- 239000013598 vector Substances 0.000 description 18
- 230000006870 function Effects 0.000 description 17
- 238000013459 approach Methods 0.000 description 14
- 230000007257 malfunction Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 7
- 230000006399 behavior Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000013480 data collection Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 208000032368 Device malfunction Diseases 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 3
- 241001655903 Phortica omega Species 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000012806 monitoring device Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003245 working effect Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 101100494773 Caenorhabditis elegans ctl-2 gene Proteins 0.000 description 1
- 101100112369 Fasciola hepatica Cat-1 gene Proteins 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 101100005271 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) cat-1 gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、動作監視装置、特にデジタルデバイスの動作
不良をリアルタイ為で監視する装置に関する。
不良をリアルタイ為で監視する装置に関する。
(従来技術とその問題点)
一般に、デジタル・デバイスの動作不良に伴う困難かつ
時間を要する仕事は、その動作不良の原因を特定するこ
とである。その原因が明らかになれば、周知技術を適用
してその問題を解決し得る。
時間を要する仕事は、その動作不良の原因を特定するこ
とである。その原因が明らかになれば、周知技術を適用
してその問題を解決し得る。
問題の原因究明作業は修理過程で行われるが、よシやっ
かいで捕捉しかため問題はデバイスの設計段階で生じる
ようだ。そのような環境では、広範な多数の問題が発生
する。観察される1つの問題が、幾つかの別個の問題の
複雑にからみ合った結果である場合も多い。
かいで捕捉しかため問題はデバイスの設計段階で生じる
ようだ。そのような環境では、広範な多数の問題が発生
する。観察される1つの問題が、幾つかの別個の問題の
複雑にからみ合った結果である場合も多い。
不良原因を特定する手法については種々の考察がある。
この手法において基本的なことは、あるデバイスの動作
環境を監視する際にその監視される環境を乱さない、換
言すれば、監視することによってその監視される環境に
与える外乱を最小限に抑えるということである。この必
要性は長年認識されておシ、その−例は、通常、典型的
な監視装置における高入力インピーダンスのデバイス又
は容量補償形のデバイスにみられる。
環境を監視する際にその監視される環境を乱さない、換
言すれば、監視することによってその監視される環境に
与える外乱を最小限に抑えるということである。この必
要性は長年認識されておシ、その−例は、通常、典型的
な監視装置における高入力インピーダンスのデバイス又
は容量補償形のデバイスにみられる。
デバイスに関連した不良原因を特定する方法についての
他の考察は、デバイス設計の複雑さに関係する。一般に
、設計が複雑になるほど、それに伴う不良原因を特定す
ることが困難になる。このような問題への1つの対処法
は、大規模の設計をいくつかの小ユニットに分割し、そ
の後、種々のユニットに関連する問題を個々に考えてい
くものである。このような手法は、設計がその性質上前
述のような分割を許容する場合に適用できるが、種々の
ユニット間の相互作用的な問題については役に立たない
。
他の考察は、デバイス設計の複雑さに関係する。一般に
、設計が複雑になるほど、それに伴う不良原因を特定す
ることが困難になる。このような問題への1つの対処法
は、大規模の設計をいくつかの小ユニットに分割し、そ
の後、種々のユニットに関連する問題を個々に考えてい
くものである。このような手法は、設計がその性質上前
述のような分割を許容する場合に適用できるが、種々の
ユニット間の相互作用的な問題については役に立たない
。
不良原因を特定する方法についての別の考察は、デバイ
スが動作する速度に関係する。特に、高度のデバイス設
計にしばしば関連する高速度について多くの考察がなさ
れる。高速動作では、イベント発生の時間間隔が非常に
小さく、また発生するイベントの数が極めて多くなる。
スが動作する速度に関係する。特に、高度のデバイス設
計にしばしば関連する高速度について多くの考察がなさ
れる。高速動作では、イベント発生の時間間隔が非常に
小さく、また発生するイベントの数が極めて多くなる。
その結果、問題の所在究明に多量のデータを集めること
になりかねない。続いて、この多量の情報を分析するこ
とは、それ自体が新しい問題を生む、即ち、高度で時間
のかかる分析手法を必要とする。このような状況に対処
する他の方法は、デバイスの動作連産を遅くすることで
ある。しかし、この方法は1通常の動作環境と異なる人
工の環境を作り出すことになり、監視される環境を乱し
てしまう。このような環境変化はある状況では許容され
るかもしれないが、多くの設計の動的特性は、動作速度
を遅くしている間は維持されないことが多い。棟た動作
速度を変えることによって環境を変化させることは、問
題の現われ方を歪める新たな変化を引き起こす虞れがあ
る。デバイスに関連した問題を特定する方法についての
更に他の考察は、デバイスの実現方法に関するものであ
る。特に、新しい設計が重積回路(IC)化される場合
、あるいはIC化されたデバイスを含む場合、全体の動
作に関する情報の入手が著しく制限されることがある。
になりかねない。続いて、この多量の情報を分析するこ
とは、それ自体が新しい問題を生む、即ち、高度で時間
のかかる分析手法を必要とする。このような状況に対処
する他の方法は、デバイスの動作連産を遅くすることで
ある。しかし、この方法は1通常の動作環境と異なる人
工の環境を作り出すことになり、監視される環境を乱し
てしまう。このような環境変化はある状況では許容され
るかもしれないが、多くの設計の動的特性は、動作速度
を遅くしている間は維持されないことが多い。棟た動作
速度を変えることによって環境を変化させることは、問
題の現われ方を歪める新たな変化を引き起こす虞れがあ
る。デバイスに関連した問題を特定する方法についての
更に他の考察は、デバイスの実現方法に関するものであ
る。特に、新しい設計が重積回路(IC)化される場合
、あるいはIC化されたデバイスを含む場合、全体の動
作に関する情報の入手が著しく制限されることがある。
例えば、ある機能を実行する特定のデバイスは、その内
部犯1作と関連する幾つかの互いに関係のある信号を有
するかもしれないが、それらの信号は、それら自身その
特定デバイスの最終出力に間接的に関係した種々のイベ
ント情報ではあっても一般的に重要なものではない。し
かし、IC化されたシステム、あるいはその設計内にI
Cを含むシステムの動作不良の原因追跡過程において、
IC内部で発生している上述の信号は問題を解く鍵を与
える可能性をもつ。残念ながら、IC内部の信号は一般
に検出監視することができない。要するに、ICを用い
ることによって得られる小型、低価格、高速動作といっ
た利点は、必然的にIC内部で発生されるある種の情報
が利用できないと込う欠点を伴う。従って、ICの使用
は、技術的にも経済的にも大きな利点をもたらすが、同
時に特に設計段階でICに関連した問題の所在究明の際
に大きな障害ともなり得る。
部犯1作と関連する幾つかの互いに関係のある信号を有
するかもしれないが、それらの信号は、それら自身その
特定デバイスの最終出力に間接的に関係した種々のイベ
ント情報ではあっても一般的に重要なものではない。し
かし、IC化されたシステム、あるいはその設計内にI
Cを含むシステムの動作不良の原因追跡過程において、
IC内部で発生している上述の信号は問題を解く鍵を与
える可能性をもつ。残念ながら、IC内部の信号は一般
に検出監視することができない。要するに、ICを用い
ることによって得られる小型、低価格、高速動作といっ
た利点は、必然的にIC内部で発生されるある種の情報
が利用できないと込う欠点を伴う。従って、ICの使用
は、技術的にも経済的にも大きな利点をもたらすが、同
時に特に設計段階でICに関連した問題の所在究明の際
に大きな障害ともなり得る。
従来、上述のような問題の所在は種々の方法でつきとめ
られた。最も基本的な手法は、症状をよく観察し、その
デバイスの動作を完全に理解することであり、更に観察
者の直感に頼ることである。
られた。最も基本的な手法は、症状をよく観察し、その
デバイスの動作を完全に理解することであり、更に観察
者の直感に頼ることである。
しかし、設計が複雑になると、このような手法では観察
される問題の原因をつきとめることは回部である。
される問題の原因をつきとめることは回部である。
動作不良の原因を特定する第2の手法は、正常であると
分っているデバイスを用いて1問題のデバイスの動作を
正常の動作と比較するものである。
分っているデバイスを用いて1問題のデバイスの動作を
正常の動作と比較するものである。
一般に、−このような手法では、同一の信号または条件
が正常なデバイスと問題のデバイスとの両方に与えられ
る。その後、各デバイスの出力信号が比較され、これら
が不良の原因究明の際の指標として用いられる。この手
法は問題を特定する手法にはなシ得るが、幾つかの重大
な欠点を有する。
が正常なデバイスと問題のデバイスとの両方に与えられ
る。その後、各デバイスの出力信号が比較され、これら
が不良の原因究明の際の指標として用いられる。この手
法は問題を特定する手法にはなシ得るが、幾つかの重大
な欠点を有する。
その中でも重大な欠点は、正常であると分かつているデ
バイスを必要とすることである。現実問題として、この
よう々用途のための正常なデバイスを入手することは、
その供給元から絶対的に正常であると分かつているデバ
イスを手に入れなければならない、あるいはそのような
デバイスを辺造しなければならないという問題を生む。
バイスを必要とすることである。現実問題として、この
よう々用途のための正常なデバイスを入手することは、
その供給元から絶対的に正常であると分かつているデバ
イスを手に入れなければならない、あるいはそのような
デバイスを辺造しなければならないという問題を生む。
必要なデバイスが、プリント回路基板のような既存のシ
造品のようなものであれば、問題は少ないかもしれない
。しかし、目的のデバイスがマイクロプロセッサ(μP
)や特にカスタムICのような非常に交雑なICであれ
ば、正常と分かつているデバイスを入手することはより
困難になる。この問題は、ICの最終出力を発生する過
程で必然的に生じるIC内部の信号に関心がある場合、
更に重大となる。このような場合、そのデバイスを個別
部品または他の複VのICを用いて組立てることが必要
になる。このことは、時間的にも、またそのために必要
となる資源や専門技術の面からも著し込コスト高を招く
。
造品のようなものであれば、問題は少ないかもしれない
。しかし、目的のデバイスがマイクロプロセッサ(μP
)や特にカスタムICのような非常に交雑なICであれ
ば、正常と分かつているデバイスを入手することはより
困難になる。この問題は、ICの最終出力を発生する過
程で必然的に生じるIC内部の信号に関心がある場合、
更に重大となる。このような場合、そのデバイスを個別
部品または他の複VのICを用いて組立てることが必要
になる。このことは、時間的にも、またそのために必要
となる資源や専門技術の面からも著し込コスト高を招く
。
また、μPを基本とした設計に用いられる他の技術は、
エミュレータ及びモニタプログラムの使用を含む。一般
に、この手法によればμPを基本としたデバイスの内部
動作に関する限られた量の情報を得ることができるが、
ある程度のデバイスの性能あるいは関連した動作環境の
劣化を引き起こす。
エミュレータ及びモニタプログラムの使用を含む。一般
に、この手法によればμPを基本としたデバイスの内部
動作に関する限られた量の情報を得ることができるが、
ある程度のデバイスの性能あるいは関連した動作環境の
劣化を引き起こす。
この劣化は、モニタ機能の実行に必要なオーバーヘッド
であるから通常、回避できな−。特に、エミュレータや
ソフトウェアモニタプログラムを使用すると一般にモニ
タ・ツールのタイム トランスツクレンジ(時間的に他
に影響を与え々い性質)が劣化する。この劣化の影響は
、用途によっても異なるが、好ましいことではない。こ
のようを副次的影響を最小にし又は完全になくすよう々
手法が望ましい。
であるから通常、回避できな−。特に、エミュレータや
ソフトウェアモニタプログラムを使用すると一般にモニ
タ・ツールのタイム トランスツクレンジ(時間的に他
に影響を与え々い性質)が劣化する。この劣化の影響は
、用途によっても異なるが、好ましいことではない。こ
のようを副次的影響を最小にし又は完全になくすよう々
手法が望ましい。
上記の考察を、以下の如く設計されたμPに関連して説
明する。一般に、μPに関連した信号は大きく3つに分
類できる。即ち、制御信号、アドレス信号、及びデータ
信号である。これらの信号はμPとその関連部品との間
を電気的に仲介するものである。従って、これらの信号
を監視すれば、μP内部で生じた動作をある程度把握す
ることができる。
明する。一般に、μPに関連した信号は大きく3つに分
類できる。即ち、制御信号、アドレス信号、及びデータ
信号である。これらの信号はμPとその関連部品との間
を電気的に仲介するものである。従って、これらの信号
を監視すれば、μP内部で生じた動作をある程度把握す
ることができる。
従来、この手法に基づいた多くの技術が用いられてきた
。
。
その1つの技術では、μPからのアドレス信号が2つの
グループに分けられ、その各グループ内の各アドレス信
号は特定の2進重み付けがなされる。
グループに分けられ、その各グループ内の各アドレス信
号は特定の2進重み付けがなされる。
その後、各グループに対してそのグループ内のアドレス
線上の信号の2進重み付けに比例した大きさのアナログ
信号が得られる。これは一般に、デジタルアナログ変換
器(DAC)を介して行なわれる。
線上の信号の2進重み付けに比例した大きさのアナログ
信号が得られる。これは一般に、デジタルアナログ変換
器(DAC)を介して行なわれる。
この2つの信号はオシロスコープの水平及び垂直偏向板
の制御に用いられる。その結果、オシロスコープ上には
、μPが現在アクティブであるメモリ内の位置情報が表
示されることになる。この手法は、μP内の動作環境を
乱さ力いという利点を有するが、このようにして得られ
るμPの内部動作に関する情報は非常に限られたもので
ある。
の制御に用いられる。その結果、オシロスコープ上には
、μPが現在アクティブであるメモリ内の位置情報が表
示されることになる。この手法は、μP内の動作環境を
乱さ力いという利点を有するが、このようにして得られ
るμPの内部動作に関する情報は非常に限られたもので
ある。
可視モニタ装置を用いる他の技術では、メモリの指定さ
れた一部分の各メモリ位置が可視モニタ装置上の特定位
置に割当てられ、関係するメモリ位置の内容がそこに表
示される。従って、出力された可視表示を観察すること
により、μPのメモリに対する動作に関する情報を得る
ことができる。
れた一部分の各メモリ位置が可視モニタ装置上の特定位
置に割当てられ、関係するメモリ位置の内容がそこに表
示される。従って、出力された可視表示を観察すること
により、μPのメモリに対する動作に関する情報を得る
ことができる。
上述の例は、μPの内部動作をそれに関連する種種の信
号を監視することによって認識する従来の手法の数例に
すぎない。各手法は、μP内のプログラムの動作を乱さ
ないという共通の利点を有するが、その監視技術によっ
て得られる情報はかなシ限られておシ、μPの内部動作
に関係する広範囲の情報までは得られない。
号を監視することによって認識する従来の手法の数例に
すぎない。各手法は、μP内のプログラムの動作を乱さ
ないという共通の利点を有するが、その監視技術によっ
て得られる情報はかなシ限られておシ、μPの内部動作
に関係する広範囲の情報までは得られない。
問題を監視するための更に他の手法においては、μPは
自分自身を監視するために用いられる。このような手法
においては、一連のプログラムを用いてμPに種々のレ
ジスタの内容、及びμP内で生じているイベントの状態
を監視させ、その後その結果を報告させる。
自分自身を監視するために用いられる。このような手法
においては、一連のプログラムを用いてμPに種々のレ
ジスタの内容、及びμP内で生じているイベントの状態
を監視させ、その後その結果を報告させる。
そのような手法の1つでは、μPは、6モニタプログラ
ム“と呼ばれる制御プログラムの下で動作する。μPは
モニタプログラムの下で、操作者の厳格々制御によって
目的の特定プログラム内の選択された命令を実行する。
ム“と呼ばれる制御プログラムの下で動作する。μPは
モニタプログラムの下で、操作者の厳格々制御によって
目的の特定プログラム内の選択された命令を実行する。
この手法では、操作者はμPの動作を、この手法を用い
ない場合よシ自由に制御し得る。この制御動作は、通常
、一連の命令の実行の制御1例えば命令を1つずつ実行
させたシ、グループで実行させることを含む。実行過程
の任意時点で、μPの内部状態を監視してその状態を操
作者に知らせることができる。他の制御動作は、関連メ
モリユニット内の任意位置の内容を個個に調べ、必要な
らば変更することである。μPを用いてそれ自身を監視
する手法を用いれば、μP &j作のよシ優itた制御
及び監視が可能になる。このような手法を用いることK
よって、μP内部のパラメータを監視することに対する
制限はモニタプロダラムの複雑さのみになる。
ない場合よシ自由に制御し得る。この制御動作は、通常
、一連の命令の実行の制御1例えば命令を1つずつ実行
させたシ、グループで実行させることを含む。実行過程
の任意時点で、μPの内部状態を監視してその状態を操
作者に知らせることができる。他の制御動作は、関連メ
モリユニット内の任意位置の内容を個個に調べ、必要な
らば変更することである。μPを用いてそれ自身を監視
する手法を用いれば、μP &j作のよシ優itた制御
及び監視が可能になる。このような手法を用いることK
よって、μP内部のパラメータを監視することに対する
制限はモニタプロダラムの複雑さのみになる。
しかし、μPを用いてそれ自身を監視することによシ上
述の如き利点が得られるにも拘らず、この手法は固有の
根本的欠点を有する。特に、プログラムの命令実行中の
基本的環境が乱されることが問題である。これは、μP
が、目的のプログラムの命令を実行するだけでなくモニ
タプログラムの命令も実行しなければならないことに起
因する。モニタプログラムを実行することは、目的のプ
ログラムだけを実行するならば必要でなかった仕事をす
ることを意味する。この欠点は広範囲の問題をもたらす
。その1つの問題は、目的のプログラムの実行に必要な
時間である。μPは目的のプログラムだけでなくモニタ
プログラムをも実行しなければならないので、明らかに
余分な実行時間が必要になる。これはある条件下では許
容されるが、それ以外の場合には非常に問題となる。特
に、μPが目的のプログラムを実行するだけでなくμP
の外部で発生するイベントに応答しなければならないと
いう環境を監視したい場合、モニタプログラムを実行す
るという余分な仕事をμPに課すことは、監視しようと
した基本的環境を著しく変化させる虞れがある。このこ
とは、μPが目的のプログラムに対して使う時間及びμ
Pの外部で生じたイベントへの応答のために用いる時間
が、モニタプログラムの適切な部分を実行するために必
要な時間分だけ減少するということに起因する。従って
、このような手法は、監視されるべき環境を乱すという
重大な欠点を有する。
述の如き利点が得られるにも拘らず、この手法は固有の
根本的欠点を有する。特に、プログラムの命令実行中の
基本的環境が乱されることが問題である。これは、μP
が、目的のプログラムの命令を実行するだけでなくモニ
タプログラムの命令も実行しなければならないことに起
因する。モニタプログラムを実行することは、目的のプ
ログラムだけを実行するならば必要でなかった仕事をす
ることを意味する。この欠点は広範囲の問題をもたらす
。その1つの問題は、目的のプログラムの実行に必要な
時間である。μPは目的のプログラムだけでなくモニタ
プログラムをも実行しなければならないので、明らかに
余分な実行時間が必要になる。これはある条件下では許
容されるが、それ以外の場合には非常に問題となる。特
に、μPが目的のプログラムを実行するだけでなくμP
の外部で発生するイベントに応答しなければならないと
いう環境を監視したい場合、モニタプログラムを実行す
るという余分な仕事をμPに課すことは、監視しようと
した基本的環境を著しく変化させる虞れがある。このこ
とは、μPが目的のプログラムに対して使う時間及びμ
Pの外部で生じたイベントへの応答のために用いる時間
が、モニタプログラムの適切な部分を実行するために必
要な時間分だけ減少するということに起因する。従って
、このような手法は、監視されるべき環境を乱すという
重大な欠点を有する。
以上を要約すると、まず、μPからの信号を監視する第
1の基本的手法は、μPが実行して−るプログラムに対
して何の影響を与えることなく機能するが、この手法で
はμPの内部で生じた特定の動作に関する極めて限られ
た情報しか入手できない。
1の基本的手法は、μPが実行して−るプログラムに対
して何の影響を与えることなく機能するが、この手法で
はμPの内部で生じた特定の動作に関する極めて限られ
た情報しか入手できない。
同様に、μPを用いて自分自身を監視する第2の基本的
手法では、μPの内部動作に関するよシ詳細な情報を得
ることができるが、この手法はプログラムが実行される
μP内の環境を乱してしまう欠点を有する。
手法では、μPの内部動作に関するよシ詳細な情報を得
ることができるが、この手法はプログラムが実行される
μP内の環境を乱してしまう欠点を有する。
上述の記載から明らかなように、デバイスの動作不良に
関する問題の原因究明のための従来技術には種々の欠点
がある。上述の手法に伴う不都合な点は、監視される環
境を乱すことによって監視技術の根本的要件を阻害した
シ、モデルを組立てることを要求することにより利用可
能な人的及び物的資源に負担をかけたシすることである
。
関する問題の原因究明のための従来技術には種々の欠点
がある。上述の手法に伴う不都合な点は、監視される環
境を乱すことによって監視技術の根本的要件を阻害した
シ、モデルを組立てることを要求することにより利用可
能な人的及び物的資源に負担をかけたシすることである
。
したがって、本発明は、デバイスの動作環境を乱すこと
なく、また利用可能な資源に負担をかけることなく、リ
アルタイムにデバイスの動作が監視できる動作監視装置
を提供するものである。
なく、また利用可能な資源に負担をかけることなく、リ
アルタイムにデバイスの動作が監視できる動作監視装置
を提供するものである。
(問題点を解決するための手段)
本発明デジタルデバイスの動作監視装置は例えば第1図
に示す如くデジタルデバイスαnの期待される正営々デ
ジタル出力を発生する正常出力発生手段(113と、こ
の正常出力発生手段aQの出力をデバイスαQの実際の
出力と比較して面出力の不一致を検出する検出手段(イ
)と、この検出手段の出力に関連してこの正常出力発生
手段αG及びこのデジタルデバイス(10の面出力を所
定世記憶する記憶手段(ハ)とを具えたものである。
に示す如くデジタルデバイスαnの期待される正営々デ
ジタル出力を発生する正常出力発生手段(113と、こ
の正常出力発生手段aQの出力をデバイスαQの実際の
出力と比較して面出力の不一致を検出する検出手段(イ
)と、この検出手段の出力に関連してこの正常出力発生
手段αG及びこのデジタルデバイス(10の面出力を所
定世記憶する記憶手段(ハ)とを具えたものである。
(作用)
本発明によれば、デバイスの動作環境を乱すことなく、
デバイスの動作がリアルタイムで監視できる。選択され
たテスト条件に対するデバイスの応答は予期された正し
い応答と比較され、これによって、不良応答はその発生
と同時にリアルタイムで検出され、対応する情報が後の
分析のために記憶される。その後、選択されたテスト条
件に対する予期された正常な応答と観測された実際の応
答とを比較することにより、問題の原因が究明できる。
デバイスの動作がリアルタイムで監視できる。選択され
たテスト条件に対するデバイスの応答は予期された正し
い応答と比較され、これによって、不良応答はその発生
と同時にリアルタイムで検出され、対応する情報が後の
分析のために記憶される。その後、選択されたテスト条
件に対する予期された正常な応答と観測された実際の応
答とを比較することにより、問題の原因が究明できる。
本発明によれば、デバイスの分析的モデルがまず組立て
られる。このモデルは、与えられた条件に対するデバイ
スの正常な動作、即ち応答を予想する手段として働く。
られる。このモデルは、与えられた条件に対するデバイ
スの正常な動作、即ち応答を予想する手段として働く。
即ち、実際のデバイスの特徴の全部または一部を広範囲
にテストするのに適した条件を選択することによシ、そ
のような条件に対する実際のデバイスの予期される応答
が決定される。この選ばれた1組のテスト条件は一般に
テストベクトルと呼ばれる。本発明によれば、選択され
た1組のテストベクトルに対する応答は、デバイスのモ
デルを用いて得られるような応答である。この応答は後
の比較動作のために記憶される。
にテストするのに適した条件を選択することによシ、そ
のような条件に対する実際のデバイスの予期される応答
が決定される。この選ばれた1組のテスト条件は一般に
テストベクトルと呼ばれる。本発明によれば、選択され
た1組のテストベクトルに対する応答は、デバイスのモ
デルを用いて得られるような応答である。この応答は後
の比較動作のために記憶される。
従って、選択された1組の入力条件に対するデバイスの
応答を予想するためのモデルを用−てこれに対応する予
期される出力を決定してもよい。
応答を予想するためのモデルを用−てこれに対応する予
期される出力を決定してもよい。
その後、選択された1組の入力条件を実際のデ/々イス
に与え、そのデバイスの応答結末を記憶すると共に、観
測されたデバイスの応答モデルに予想された応答と比較
することによシ、デバイスの不良応答を即座に検出する
ことができる。その後。
に与え、そのデバイスの応答結末を記憶すると共に、観
測されたデバイスの応答モデルに予想された応答と比較
することによシ、デバイスの不良応答を即座に検出する
ことができる。その後。
デミ4イスの問題の所在究明のため入力糸件(即ち、テ
ストベクトル)と共に所望の応答及び観測された応答を
検討することができる。
ストベクトル)と共に所望の応答及び観測された応答を
検討することができる。
(実施例)
本発明によれば、デバイスの動作不良を監視・検出する
改良された装置を提供するものである。
改良された装置を提供するものである。
選択した1組のテスト条件に対するデバイスの期待され
る動作はまずモデルを使用することによって決定される
。そのモデルによって予想されたデバイスの応答は、後
の比較動作のために記憶される。その後、上述の選択し
たテスト条件をデ/Jイスに与え、それに対する応答給
茶はモデルの応答結呆と比較される。このように、デバ
イスの動作不良は、デバイスの応答とモデルの応答とを
比較することによって検出される。
る動作はまずモデルを使用することによって決定される
。そのモデルによって予想されたデバイスの応答は、後
の比較動作のために記憶される。その後、上述の選択し
たテスト条件をデ/Jイスに与え、それに対する応答給
茶はモデルの応答結呆と比較される。このように、デバ
イスの動作不良は、デバイスの応答とモデルの応答とを
比較することによって検出される。
本発明の監視・検出装置について全般的に理解するため
まず第1図を参照する。設計試作ユニット(EPU)
Q(’pは、動作を監視しようとする広範囲のデバイス
の任意のものでよい。一般に、EPU Qdは。
まず第1図を参照する。設計試作ユニット(EPU)
Q(’pは、動作を監視しようとする広範囲のデバイス
の任意のものでよい。一般に、EPU Qdは。
それに関連した幾つかの型の信号を有する。EPUαO
に関連した第1の型の信号は、EPU Q(nの動作に
関連した情報を含む信号である。この種の信号は、第1
図においてm信号(2)と示されている。EPU Ql
lに関連する他の型の信号は、第1図において信号1〜
nから成る信号α4で示される信号であり、この信号に
基づいて設計試作品の動作不良を検出できる。EPU
QOに関連したm信号0及び信号04の詳細は、そのE
PUαQによって達成される特定の機能に依存する、即
ち、後述するように用途によって変わる。
に関連した第1の型の信号は、EPU Q(nの動作に
関連した情報を含む信号である。この種の信号は、第1
図においてm信号(2)と示されている。EPU Ql
lに関連する他の型の信号は、第1図において信号1〜
nから成る信号α4で示される信号であり、この信号に
基づいて設計試作品の動作不良を検出できる。EPU
QOに関連したm信号0及び信号04の詳細は、そのE
PUαQによって達成される特定の機能に依存する、即
ち、後述するように用途によって変わる。
分析的予想ユニット(Analitical Pred
ictionUni t :APU) Qdは、EPU
α0の動作を予想する情報を有し、選択された1組の入
力条件に応じてEPUαQが発生する正しい、即ち所望
の信号に対応する信号を発生するよう動作する。EPU
(10についてと同様、APUαdも全般的に幾つか
の型の関連信号を有する。APUαυに関する第1の型
の信号は、EPUαQの正常動作に関連した情報を表わ
すもので、この型の信号は第1図ではp信号0υで示さ
れている。
ictionUni t :APU) Qdは、EPU
α0の動作を予想する情報を有し、選択された1組の入
力条件に応じてEPUαQが発生する正しい、即ち所望
の信号に対応する信号を発生するよう動作する。EPU
(10についてと同様、APUαdも全般的に幾つか
の型の関連信号を有する。APUαυに関する第1の型
の信号は、EPUαQの正常動作に関連した情報を表わ
すもので、この型の信号は第1図ではp信号0υで示さ
れている。
APUα0に関連する他の型の信号は、第1図において
信号a ”’−zから成る信号翰で示されたような信号
であシ、この信号に基づいてEPU (10の不良動作
が指摘される。APUαdに関連したp信号0υ及び信
号(イ)の詳細は、EPU (10によって達成される
特定の機能に依存し、後述の如く、用途によって変わる
。
信号a ”’−zから成る信号翰で示されたような信号
であシ、この信号に基づいてEPU (10の不良動作
が指摘される。APUαdに関連したp信号0υ及び信
号(イ)の詳細は、EPU (10によって達成される
特定の機能に依存し、後述の如く、用途によって変わる
。
EPUα1の信号(2)及び信号α噛、APUαGの信
号αF!j及び信号翰の各々の数も、EPUαQ及びA
PU (16(7)特定の実施方法によって変わり得る
。比較器1〜Nは、複数の同一の比較デバイスであシ、
各々は次の如く動作する。各比較器は2人力信号を受け
それらに関連した1出力信号を発生する。この出力信号
は、2つのとシ得る状態のうちの1つの状態をとる。第
1の状態は、比較器に入力された2人力信号が一致した
ことを示し、第2の状態は比較器に入力された2人力信
号が不一致であることを示す。
号αF!j及び信号翰の各々の数も、EPUαQ及びA
PU (16(7)特定の実施方法によって変わり得る
。比較器1〜Nは、複数の同一の比較デバイスであシ、
各々は次の如く動作する。各比較器は2人力信号を受け
それらに関連した1出力信号を発生する。この出力信号
は、2つのとシ得る状態のうちの1つの状態をとる。第
1の状態は、比較器に入力された2人力信号が一致した
ことを示し、第2の状態は比較器に入力された2人力信
号が不一致であることを示す。
オア(OR)ダート(イ)は、複数の入力信号を受けそ
れらに関連しfC1出力信号を発生するもので、その複
数の入力端子のいずれかに信号が現われたことに応答し
て出力信号を発生するよう動作する。ORダート(ハ)
の入力信号数は比較器の個数によって決まる、即ち、特
定の用途によって決まる。履歴データ収集ユニット(H
DCU)(ハ)は記憶手段として働く。
れらに関連しfC1出力信号を発生するもので、その複
数の入力端子のいずれかに信号が現われたことに応答し
て出力信号を発生するよう動作する。ORダート(ハ)
の入力信号数は比較器の個数によって決まる、即ち、特
定の用途によって決まる。履歴データ収集ユニット(H
DCU)(ハ)は記憶手段として働く。
特に、入力されるトリが信号りに応じてHDcUQ@は
、EPUα1からその動作に関する情報をm信号の形で
記憶し、EPUα1の正常な動作を示すAPU Qdか
らの情報をp信号の形で記憶するよう動作する。このよ
うな情報は以下に詳述する後続の分析処理のためにHD
CU(ハ)に記憶される。
、EPUα1からその動作に関する情報をm信号の形で
記憶し、EPUα1の正常な動作を示すAPU Qdか
らの情報をp信号の形で記憶するよう動作する。このよ
うな情報は以下に詳述する後続の分析処理のためにHD
CU(ハ)に記憶される。
第1図の装置は以下のように構成される。1組の予め選
択されたテストベクトルが、同時にEPUoQ及びAP
UαGに入力される。テストベクトルがEPU (]0
及びAPU Qdに入力される方法は特定の用途によっ
て決まる。即ち、テストベクトルは直接または間接的に
入力し得る。特に、テストベクトルは、この装置に直接
入力される1組のテスト信号であり待る。しかし、他の
場合、選択さf′LfC1組のテストベクトルは、この
装置によって行われる選択された1組の動作を表わすこ
ともある。このような場合、テストベクトルはこの装置
に間接的に入力されると考えられる。EPUoQからの
信号α4(信号1〜n)は、夫々比較器1〜Nの第1人
力乏に入力される。同様に、APUαdからの信号器(
信号a ”’−z )は夫々比較器1〜Nの第2入力端
に入力される。比較器1〜Nの各出力はORデート(2
)の1入力端に入力される。ORダート(イ)の出力は
HDCU [に入力されトリが信号器として働く。EP
UoQからのm信号(2)及びAPUαGからのp信号
も同様にHl)CU(ハ)に入力される。
択されたテストベクトルが、同時にEPUoQ及びAP
UαGに入力される。テストベクトルがEPU (]0
及びAPU Qdに入力される方法は特定の用途によっ
て決まる。即ち、テストベクトルは直接または間接的に
入力し得る。特に、テストベクトルは、この装置に直接
入力される1組のテスト信号であり待る。しかし、他の
場合、選択さf′LfC1組のテストベクトルは、この
装置によって行われる選択された1組の動作を表わすこ
ともある。このような場合、テストベクトルはこの装置
に間接的に入力されると考えられる。EPUoQからの
信号α4(信号1〜n)は、夫々比較器1〜Nの第1人
力乏に入力される。同様に、APUαdからの信号器(
信号a ”’−z )は夫々比較器1〜Nの第2入力端
に入力される。比較器1〜Nの各出力はORデート(2
)の1入力端に入力される。ORダート(イ)の出力は
HDCU [に入力されトリが信号器として働く。EP
UoQからのm信号(2)及びAPUαGからのp信号
も同様にHl)CU(ハ)に入力される。
第1図に示された本発明による装置は次のように動作す
る。まずEPU QOの動作が適切な方法または装置に
よってモデリングされる。具体的にはEPUoQの所定
のテストの程度を定める1組のテストベクトルがまず選
択される。この界に、選択される1組のテストベクトル
は、EPUoQの動作の特定部分のテストまたはEPU
(10の全動作の広範なテストのいずれをも定めるこ
とができる。選択された1組のテスト条件に対するEP
UoQの期待される応答はまず分析手段によって決定さ
れる。ただし選択された1組のテストベクトルに対する
EPU 顛の期待される応答が決定されるには多くの方
法がある。予期される応答を決定する手段は、選択され
たテストベクトルの各々に対するEPU (10の設計
を人手によって細かぐ分析するか、また与えられたテス
ト条件に対する期待される応答を同様に決定するように
特別に設計された自動装置であってもよい。このように
特別に設計された装置はハードウェア型及びソフトウェ
ア型のデバイスの両方を含む。このようなデバイスの1
例は、一般にTEGASソフトウェアプログラムとして
知られているものである。選択された1 #flのテス
トベクトル開封するEPU (10の期待される応答が
決定された後。
る。まずEPU QOの動作が適切な方法または装置に
よってモデリングされる。具体的にはEPUoQの所定
のテストの程度を定める1組のテストベクトルがまず選
択される。この界に、選択される1組のテストベクトル
は、EPUoQの動作の特定部分のテストまたはEPU
(10の全動作の広範なテストのいずれをも定めるこ
とができる。選択された1組のテスト条件に対するEP
UoQの期待される応答はまず分析手段によって決定さ
れる。ただし選択された1組のテストベクトルに対する
EPU 顛の期待される応答が決定されるには多くの方
法がある。予期される応答を決定する手段は、選択され
たテストベクトルの各々に対するEPU (10の設計
を人手によって細かぐ分析するか、また与えられたテス
ト条件に対する期待される応答を同様に決定するように
特別に設計された自動装置であってもよい。このように
特別に設計された装置はハードウェア型及びソフトウェ
ア型のデバイスの両方を含む。このようなデバイスの1
例は、一般にTEGASソフトウェアプログラムとして
知られているものである。選択された1 #flのテス
トベクトル開封するEPU (10の期待される応答が
決定された後。
この応答は、後に詳述する後続の用途のためにAPU
(li3に記憶される。次に、選択された1組のテスト
ペクタが同時にEPU (Ic!及びAPU (16の
両方に入力される。比較器1〜NはEPU顛からの信号
、α冶及びAPU (ldからの信号器を監視するよう
動作する。
(li3に記憶される。次に、選択された1組のテスト
ペクタが同時にEPU (Ic!及びAPU (16の
両方に入力される。比較器1〜NはEPU顛からの信号
、α冶及びAPU (ldからの信号器を監視するよう
動作する。
APUαGからの予想信号と一致しない対応信号がEP
UoQから出力されると、EPUoQからのm信号υ上
の関連信号及びAPU Qdからのp信号OQ上の関連
信号がHDCU Uに記憶される。部ち、APU (1
(eからの信号練りの1信号の状態で表わされる予想信
号と一致しない信号状態がEPUoQからの信号線α・
Dの1信号に発生したら、EPU QO及びAPU (
ldの双方からの対応する付随情報が後続の分析のため
にHDCUc心に記憶される。
UoQから出力されると、EPUoQからのm信号υ上
の関連信号及びAPU Qdからのp信号OQ上の関連
信号がHDCU Uに記憶される。部ち、APU (1
(eからの信号練りの1信号の状態で表わされる予想信
号と一致しない信号状態がEPUoQからの信号線α・
Dの1信号に発生したら、EPU QO及びAPU (
ldの双方からの対応する付随情報が後続の分析のため
にHDCUc心に記憶される。
本発明の装置の上述の動作原理は、EPU Qc)がμ
Pを用いた装置として示された第2A図を参照して考え
ることによって、よシー磨の理解が得られよう。
Pを用いた装置として示された第2A図を参照して考え
ることによって、よシー磨の理解が得られよう。
第2A図において、μPω゛は、それ自身に関連するア
ドレスバスe32、データバス上− (ト)及び■′(至)を有する。μP(支)は種々のμ
Pのうちの任意のものでより0ここでは説明のために、
カリフォルニア州すンタクジラのインテル社から入手可
能なモデル8085μP″f:S定する。しかし、この
選定は単に説明のためであり、本発明による原理は同様
に他のμPにも適用し得る。ここでは、モデル8085
zIPを想定したので、このμPK固有の幾つかの特徴
がある。特に、アドレスバス0りは16本の単方向信号
線AO〜A15から成り、データバスG4は8本の双方
向信号線から成る。また、アドレス信号の一部は808
5μPのデータバス上でマルチデレクスされるので、8
085μPから発生されるアドレスラッチイネーブル信
号(以下ALE’という)←めを用い8085μPに関
連する信号からアドレスを導出するためのラッチ手段が
必要になる。その結果、μPωは8085μPを含むだ
けでなく必要なアドレスラッチ装置をも含むことになる
。実際には、テキサス州ダラスのテキサスインスツルメ
ンツ(TI)社製オクタルD型ラッチ、モデル74LS
373を用いて当業者に周知の方法で必要なラッチ装置
を構成し得る。
ドレスバスe32、データバス上− (ト)及び■′(至)を有する。μP(支)は種々のμ
Pのうちの任意のものでより0ここでは説明のために、
カリフォルニア州すンタクジラのインテル社から入手可
能なモデル8085μP″f:S定する。しかし、この
選定は単に説明のためであり、本発明による原理は同様
に他のμPにも適用し得る。ここでは、モデル8085
zIPを想定したので、このμPK固有の幾つかの特徴
がある。特に、アドレスバス0りは16本の単方向信号
線AO〜A15から成り、データバスG4は8本の双方
向信号線から成る。また、アドレス信号の一部は808
5μPのデータバス上でマルチデレクスされるので、8
085μPから発生されるアドレスラッチイネーブル信
号(以下ALE’という)←めを用い8085μPに関
連する信号からアドレスを導出するためのラッチ手段が
必要になる。その結果、μPωは8085μPを含むだ
けでなく必要なアドレスラッチ装置をも含むことになる
。実際には、テキサス州ダラスのテキサスインスツルメ
ンツ(TI)社製オクタルD型ラッチ、モデル74LS
373を用いて当業者に周知の方法で必要なラッチ装置
を構成し得る。
同様に、 8085μPに関連した信号は8085μP
によるリード動作またはライト動作のいずれかの発生を
示す信号である。これらの機能は夫々信号RD’ (3
G及びWB2(至)によって示されて−る。RD’信号
Odの低状態は8085μPによるリード動作の発生を
示す。
によるリード動作またはライト動作のいずれかの発生を
示す信号である。これらの機能は夫々信号RD’ (3
G及びWB2(至)によって示されて−る。RD’信号
Odの低状態は8085μPによるリード動作の発生を
示す。
同様に、■′倍信号低状態は8085μPによるライト
動作の発生を示す。アドレスデコーダ帥は、当業者に周
知の方法でμP(1)からの選択されたアドレス信号を
デコードするよう働く。説明のために、アドレスデコー
ダ帥はμP(ト)からの16本のアドレス線のうちの2
本、即ちアドレス線A14及びA15をデコードすると
する。アドレスデコード機能を具現するには多くの方法
があるが、1つの方法は、モデル74LS138.3ツ
ー8ラインデコーダ/マルチプレクサを用いて当業者に
周知の方法で構成することである。このモデル74LS
138もTI社で製造されている。ランダムアクセスメ
モリ(RAM)(6)は、μpmからの制御信号に応じ
て情報を記憶すると共に、既に記憶された情報゛を出力
する働きをする。
動作の発生を示す。アドレスデコーダ帥は、当業者に周
知の方法でμP(1)からの選択されたアドレス信号を
デコードするよう働く。説明のために、アドレスデコー
ダ帥はμP(ト)からの16本のアドレス線のうちの2
本、即ちアドレス線A14及びA15をデコードすると
する。アドレスデコード機能を具現するには多くの方法
があるが、1つの方法は、モデル74LS138.3ツ
ー8ラインデコーダ/マルチプレクサを用いて当業者に
周知の方法で構成することである。このモデル74LS
138もTI社で製造されている。ランダムアクセスメ
モリ(RAM)(6)は、μpmからの制御信号に応じ
て情報を記憶すると共に、既に記憶された情報゛を出力
する働きをする。
RAM G12は任意個数のメモリデバイスで具現して
もよい。メモリデバイスの一例として、インテル社製の
モデル2115RAMメモリデバイスがあげられる。
もよい。メモリデバイスの一例として、インテル社製の
モデル2115RAMメモリデバイスがあげられる。
イレーザブル・リードオンリーメモリ(ROM) Gl
−◇はμP■からの制御信号に応じて、既に記憶された
情報を出力する。ROM帆は任意個数のデバイスで実現
し得る。このデバイスと1例としてインテル社製のモデ
ル2732イレーザブルROMがあげられる。
−◇はμP■からの制御信号に応じて、既に記憶された
情報を出力する。ROM帆は任意個数のデバイスで実現
し得る。このデバイスと1例としてインテル社製のモデ
ル2732イレーザブルROMがあげられる。
ハードウェアレジスタθ→は汎用の記憶機能を提供する
。このような汎用記憶機能を有するデバイスは数多くあ
るが、−例としてモデル74LS273型り型フリップ
フロップが猛げられる。この74LS273デバイスハ
TI社で製造されている。入出力デバイス(ロ)は、第
2A図の一般的々μPを基本にした装置と外部の関連装
置とのインタフェースを司る。インタフェース機能を提
供するデバイスには多くの異なる邸のものがあるが、イ
ンテル社製のモデル8251 フログラマプル・コミュ
ニケーション・インタフェース・デバイスは用い得る1
例である。
。このような汎用記憶機能を有するデバイスは数多くあ
るが、−例としてモデル74LS273型り型フリップ
フロップが猛げられる。この74LS273デバイスハ
TI社で製造されている。入出力デバイス(ロ)は、第
2A図の一般的々μPを基本にした装置と外部の関連装
置とのインタフェースを司る。インタフェース機能を提
供するデバイスには多くの異なる邸のものがあるが、イ
ンテル社製のモデル8251 フログラマプル・コミュ
ニケーション・インタフェース・デバイスは用い得る1
例である。
上述の第2A図の装置の典型的構成は次の如くである。
μP(支)からのアドレス信号線AO−A13はRAM
(9)及びROM−に接続される。アドレス信号線A1
4及びA15はアドレスデコーダ帥に接続される。
(9)及びROM−に接続される。アドレス信号線A1
4及びA15はアドレスデコーダ帥に接続される。
リード及びライト動作の発生を示すμP加からの信号R
D’ (3G及びWR’(ハ)は、Rへ〇2、ハードウ
ェアレジスタ00及び入出力デバイス(ト)に入力され
る。リード信号RD’(ハ)は更にROM鏝にも入力さ
れる。μP加のデータバス(ロ)は入出力デバイス(ロ
)、ハードウェアレジスタα樟、ROM Q美及びRA
M (*に接続される。
D’ (3G及びWR’(ハ)は、Rへ〇2、ハードウ
ェアレジスタ00及び入出力デバイス(ト)に入力され
る。リード信号RD’(ハ)は更にROM鏝にも入力さ
れる。μP加のデータバス(ロ)は入出力デバイス(ロ
)、ハードウェアレジスタα樟、ROM Q美及びRA
M (*に接続される。
この装置は次の如く動作する。μP■は一般に、第2A
図の装置が設計された特定の目的に応じたプログラムの
実行中、ROM Q・や内の情報を参照する。
図の装置が設計された特定の目的に応じたプログラムの
実行中、ROM Q・や内の情報を参照する。
μP(支)によるリード動作の開始に際し、リード信号
RD’ %の状態が能動、即ち低状態になる。更に、R
OM Q→内の特定記憶位置を参照するに際し、μP(
支)はその所望の記憶位置のアドレスを信号線AO〜A
15上に載せる。信号線AQ −A13はROM QJ
内ノ特定記憶位置を指定するためにこのROM−に接α
さレテイる。信号線A14 、 A15はアドレスデコ
ーダ00に接続されている。アドレスデコーダ舶は信号
ljl A14 、 A15上の信号をデコードし、R
OM帆へつながる信号線図上にイネーブル信号を出力す
る。
RD’ %の状態が能動、即ち低状態になる。更に、R
OM Q→内の特定記憶位置を参照するに際し、μP(
支)はその所望の記憶位置のアドレスを信号線AO〜A
15上に載せる。信号線AQ −A13はROM QJ
内ノ特定記憶位置を指定するためにこのROM−に接α
さレテイる。信号線A14 、 A15はアドレスデコ
ーダ00に接続されている。アドレスデコーダ舶は信号
ljl A14 、 A15上の信号をデコードし、R
OM帆へつながる信号線図上にイネーブル信号を出力す
る。
アドレスデコーダ(至)からのイネーブル信号間は。
リード信号RD’ (36の能動状態と協働してROM
■をイネーブルし、これによって信号線AO−A14上
の信号で指定された記憶位置にある情報をデータバス(
ロ)の信号線Do −D7上に載せる。このようにして
、noMGs−Q内の参照された記憶位置の情報がμP
α1によって利用される。μP(4)は、所望の情報を
得るために同様の方法でROM (t44内の他の記憶
位置をアクセスする。同様に、μP(支)はRAM <
12内の記憶位置の情報をアクセスする。μP(イ)は
、リード信号RD’ (dの代シにライト信号WR’(
ロ)を用いて同様の方法でRAM(6)内の選択された
記憶位置に情報を記憶させることができる。具体的には
、μPωによるライト動作の開始に際し、μP(イ)は
RAM(ハ)内の記憶位置に記憶させたい情報をデータ
バス(ロ)の信号線Do −D7上に載せ、その後、ラ
イト信号■′鏝を能動、即ち低状態にする。更に、μP
(至)は所望の記憶位置のアドレスをアドレスバス02
の信号線AO〜A15上に載せる。信号線AO−A14
がRAM Goに接続され、これによシ特定の記憶位置
が指定される。
■をイネーブルし、これによって信号線AO−A14上
の信号で指定された記憶位置にある情報をデータバス(
ロ)の信号線Do −D7上に載せる。このようにして
、noMGs−Q内の参照された記憶位置の情報がμP
α1によって利用される。μP(4)は、所望の情報を
得るために同様の方法でROM (t44内の他の記憶
位置をアクセスする。同様に、μP(支)はRAM <
12内の記憶位置の情報をアクセスする。μP(イ)は
、リード信号RD’ (dの代シにライト信号WR’(
ロ)を用いて同様の方法でRAM(6)内の選択された
記憶位置に情報を記憶させることができる。具体的には
、μPωによるライト動作の開始に際し、μP(イ)は
RAM(ハ)内の記憶位置に記憶させたい情報をデータ
バス(ロ)の信号線Do −D7上に載せ、その後、ラ
イト信号■′鏝を能動、即ち低状態にする。更に、μP
(至)は所望の記憶位置のアドレスをアドレスバス02
の信号線AO〜A15上に載せる。信号線AO−A14
がRAM Goに接続され、これによシ特定の記憶位置
が指定される。
アドレスデコーダG(Oは、信号線A14 、 A15
上の信号をデコードし、耽02への信号線62上にイネ
ーブル信号を出力する。アドレスデコーダ00からのイ
ネーブル信号62は、ライト信号WR’(至)の能動状
態と協働してRAM(6)をイネーブルし、これによシ
、RAM(ハ)の信号線AO〜A15上の信号で指定さ
れた記憶位置にデータバス@の信号線DO〜D7上の信
号を記憶させる。同様に、入出力デバイス0→及びハー
ドウェアレジスター がなされる。
上の信号をデコードし、耽02への信号線62上にイネ
ーブル信号を出力する。アドレスデコーダ00からのイ
ネーブル信号62は、ライト信号WR’(至)の能動状
態と協働してRAM(6)をイネーブルし、これによシ
、RAM(ハ)の信号線AO〜A15上の信号で指定さ
れた記憶位置にデータバス@の信号線DO〜D7上の信
号を記憶させる。同様に、入出力デバイス0→及びハー
ドウェアレジスター がなされる。
以上、μPを基本にした装置の特定例について説明した
が、第2A図に関して説明された広い意味での設計の構
成は、他の型のμPや周辺デバイスを含むかもしれない
他の例においても同様である0例えば、異なる設計にお
いては他の型のμPを用いるかもしれず、また、ハード
ウェアレジスター及び入出力デバイス(9)を省き、音
声合成器やグラフィックデバイスの如き他の関連装置を
含むかもしれない。しかし、どのような例であっても、
そのシステムの動作に関連した情報を含む特定設計信号
が必ず存在する。一般に、このような信号は、装置の動
作を表わし第1図のm信号α2を参照して既に説明した
ような信号、更にデバイスの動作不良が検出できるよう
な信号(例えば第1図の信号α4)を含む。前述したよ
うに、このような信号の詳細は特定用途の設計及び監視
したい情報の性質によって決まる。第2B図は、第2A
図のμPを基本とした装置に関する上述の如き信号を示
す。第2B図において、第2A図の装置の動作を表わす
信号、即ちm信号−は、アドレスバスQ2Sを構成する
16個の信号AO〜A15、データバス(ロ)を構成す
る8個の信号DO〜D7、リード信号RD′(2)、ラ
イト信号n′翰、及びALE ’信号(財)を含、む。
が、第2A図に関して説明された広い意味での設計の構
成は、他の型のμPや周辺デバイスを含むかもしれない
他の例においても同様である0例えば、異なる設計にお
いては他の型のμPを用いるかもしれず、また、ハード
ウェアレジスター及び入出力デバイス(9)を省き、音
声合成器やグラフィックデバイスの如き他の関連装置を
含むかもしれない。しかし、どのような例であっても、
そのシステムの動作に関連した情報を含む特定設計信号
が必ず存在する。一般に、このような信号は、装置の動
作を表わし第1図のm信号α2を参照して既に説明した
ような信号、更にデバイスの動作不良が検出できるよう
な信号(例えば第1図の信号α4)を含む。前述したよ
うに、このような信号の詳細は特定用途の設計及び監視
したい情報の性質によって決まる。第2B図は、第2A
図のμPを基本とした装置に関する上述の如き信号を示
す。第2B図において、第2A図の装置の動作を表わす
信号、即ちm信号−は、アドレスバスQ2Sを構成する
16個の信号AO〜A15、データバス(ロ)を構成す
る8個の信号DO〜D7、リード信号RD′(2)、ラ
イト信号n′翰、及びALE ’信号(財)を含、む。
どの信号から第2A図の装置の不良動作が検出されるか
は、一般に、どの動作を監視したいかによって決まる。
は、一般に、どの動作を監視したいかによって決まる。
この点において、同一の信号セットを選択するのは単に
説明のためであシ、後述するように他の信号も同様に選
択し得る。
説明のためであシ、後述するように他の信号も同様に選
択し得る。
再び第1図を参照するに、APUαGは選択されたテス
トベクトルに対するEPU (IQの予期された応答を
記憶するよう働く。APUαOの機能を実現するには多
くの異なる方法があるが、第3図はその1つの実旋例を
示す。第3図において、カウンターは、クロック入力端
6′4及び16本の出力線を有する16ビツト2進カウ
ンタであシ、その出力線の各々は。
トベクトルに対するEPU (IQの予期された応答を
記憶するよう働く。APUαOの機能を実現するには多
くの異なる方法があるが、第3図はその1つの実旋例を
示す。第3図において、カウンターは、クロック入力端
6′4及び16本の出力線を有する16ビツト2進カウ
ンタであシ、その出力線の各々は。
信号線−が16ビツト2進値を表わすように関連した2
進重み付けを有する。カウンタ■は種々の方法で実現で
きるが、その1つの方法は、TI社製のモデル74LS
393デユアル4ビツト2進カウンタICデバイスを2
個使用することである。2個の74LS393カウンタ
を1個の16ピツト2進カウンタとして用いる方法は周
知である。一般に、マルチプレクサ員は2つの入力信号
のグループ(財)及び−の一方を出力信号fOの1グル
ープに接続するスイッチとして働く。具体的には、入力
信号−2−の各グループは16個の個別信号から成る。
進重み付けを有する。カウンタ■は種々の方法で実現で
きるが、その1つの方法は、TI社製のモデル74LS
393デユアル4ビツト2進カウンタICデバイスを2
個使用することである。2個の74LS393カウンタ
を1個の16ピツト2進カウンタとして用いる方法は周
知である。一般に、マルチプレクサ員は2つの入力信号
のグループ(財)及び−の一方を出力信号fOの1グル
ープに接続するスイッチとして働く。具体的には、入力
信号−2−の各グループは16個の個別信号から成る。
制御信号(ハ)に応じて、マルチプレクサ■は信号グル
ープ−または信号グループ輪を構成する16個の信号を
出力信号翰に結合する。マルチプレクサ輪を実現するに
は多くの方法があるが、1つの方法はTI社製の缶デル
74LS253デュアルデータ声レクタ/マルチプレク
サを8個使用することである。8個の74LS253を
、16ピツト2人力、16ピツト1出力の単一マルチプ
レクサとして用いる方法は周知である。RAM t14
は、与えられた情報を記憶する記憶デバイスとして働き
、適切な要求に応じて先に記憶した情報を出力する。R
AM e!4を実現するには多くの方法がちるが、1例
は、インテル社製の化デル2115A高速スタティック
幻ff1Icを複数個用いるものである。仁のデバイス
の正確な個数は、後述の如く記憶しようとする情報の量
によって決まる。
ープ−または信号グループ輪を構成する16個の信号を
出力信号翰に結合する。マルチプレクサ輪を実現するに
は多くの方法があるが、1つの方法はTI社製の缶デル
74LS253デュアルデータ声レクタ/マルチプレク
サを8個使用することである。8個の74LS253を
、16ピツト2人力、16ピツト1出力の単一マルチプ
レクサとして用いる方法は周知である。RAM t14
は、与えられた情報を記憶する記憶デバイスとして働き
、適切な要求に応じて先に記憶した情報を出力する。R
AM e!4を実現するには多くの方法がちるが、1例
は、インテル社製の化デル2115A高速スタティック
幻ff1Icを複数個用いるものである。仁のデバイス
の正確な個数は、後述の如く記憶しようとする情報の量
によって決まる。
また複数の2115A RAMICをどのように組合わ
せるかは周知である。RAM t4をどのようなデバイ
スで構成しようと、アドレス入力CI0、データ入力(
ハ)、WR’信号−、及びデータ出力62は必ず存在す
る。具体的には、アドレス入力端ぐQへ入力てれる信号
は、RAM f4内の特定の記憶位置を指定し、そこに
データ入力端(ハ)の情報が記憶される。RAM (7
4内の指定された記憶位置へ情報が実際に記憶でれるの
はWR’信号■が発生したときである。その後、RAM
σφ内の情報は周知の方法でデータ出力端6カから読出
すことができる。データラッチ←Q、制御ラッチ(ハ)
、及びアドレスラッチ(ハ)は夫々入力端4X) 、
12 、(財)へ入力される情報を一時的に記憶する役
目を果たす。
せるかは周知である。RAM t4をどのようなデバイ
スで構成しようと、アドレス入力CI0、データ入力(
ハ)、WR’信号−、及びデータ出力62は必ず存在す
る。具体的には、アドレス入力端ぐQへ入力てれる信号
は、RAM f4内の特定の記憶位置を指定し、そこに
データ入力端(ハ)の情報が記憶される。RAM (7
4内の指定された記憶位置へ情報が実際に記憶でれるの
はWR’信号■が発生したときである。その後、RAM
σφ内の情報は周知の方法でデータ出力端6カから読出
すことができる。データラッチ←Q、制御ラッチ(ハ)
、及びアドレスラッチ(ハ)は夫々入力端4X) 、
12 、(財)へ入力される情報を一時的に記憶する役
目を果たす。
データラッチ(財)、制御ラッチ■、及びアドレスラッ
チ岐に一時的に記憶でれた情報は、その後各々の出力端
(至)、(至)、 (ioo)に出力される。汎用コン
ピュータ(102)は、後に詳述する如く予め選択され
たテストベクトルに対するEPU (第1図)の期待避
れる応答を決定し、その後、その情報をRAMf4)K
記憶させるよう動作する汎用デジタルコンビ↑ ユータである。汎用コンピュータ(102)はデータバ
ス(104)を有し、これを介してデータラッチ(ハ)
、制御ラッチ■、アドレスラッチ岐と通信する。後述の
如く、汎用コンピュータ(102)は、HDCUφや(
第1図)内の情報を検査1分析するために用いてもよい
。アドレスラッチ0η、制御ラッチ盤、データバッファ
輪、及びデータバッファ□□□は、汎用コンピュータ(
102)を後に詳述する如く、夫々信号(154) 、
(152) 、 (148) (第6図)、及び信号
(165) (第7図)に結合するためのものである。
チ岐に一時的に記憶でれた情報は、その後各々の出力端
(至)、(至)、 (ioo)に出力される。汎用コン
ピュータ(102)は、後に詳述する如く予め選択され
たテストベクトルに対するEPU (第1図)の期待避
れる応答を決定し、その後、その情報をRAMf4)K
記憶させるよう動作する汎用デジタルコンビ↑ ユータである。汎用コンピュータ(102)はデータバ
ス(104)を有し、これを介してデータラッチ(ハ)
、制御ラッチ■、アドレスラッチ岐と通信する。後述の
如く、汎用コンピュータ(102)は、HDCUφや(
第1図)内の情報を検査1分析するために用いてもよい
。アドレスラッチ0η、制御ラッチ盤、データバッファ
輪、及びデータバッファ□□□は、汎用コンピュータ(
102)を後に詳述する如く、夫々信号(154) 、
(152) 、 (148) (第6図)、及び信号
(165) (第7図)に結合するためのものである。
汎用コンピュータ(102)の働きをするデジタルコン
ピュータは多くあるが、その1つはテクトロニツクス社
のモデル8560マイクロコンピユータ開発研究システ
ムである。
ピュータは多くあるが、その1つはテクトロニツクス社
のモデル8560マイクロコンピユータ開発研究システ
ムである。
上述の装置(第3図)は次の如く構成される。
ALE’信号54(第2B図)はカウンターのクロック
入力端(効へ入力される。カウンタ(至)の16本の出
力信号i!l!←自はマルチプレクサ輸の一方の入力端
に接続される。マルチプレクサ輔の出力信号70はRB
1り→のアドレス入力端(7Qに入力される。汎用コン
ピュータ(102)のデータバス(104)は夫々デー
タラツチトφ、制御うッチ弼、アドレスラッチ(ハ)の
入力端(1)、εす、←Oに接続される。アドレスチッ
チ(へ)の出力端(100)はマルチプレクサ輪の第2
.の入力端に接続される。制御ラッチ■の第1出力は、
マルチプレクサ(至)の制御入力端に入力される制御信
号四でsb、制御ラッチ岐の第2出力は同様にRAMケ
委のライトイネーブル■′入力端一に入力される制御信
号である。データラッチ■の出力はRAM (74のデ
ータ入力端(ハ)に入力される。
入力端(効へ入力される。カウンタ(至)の16本の出
力信号i!l!←自はマルチプレクサ輸の一方の入力端
に接続される。マルチプレクサ輔の出力信号70はRB
1り→のアドレス入力端(7Qに入力される。汎用コン
ピュータ(102)のデータバス(104)は夫々デー
タラツチトφ、制御うッチ弼、アドレスラッチ(ハ)の
入力端(1)、εす、←Oに接続される。アドレスチッ
チ(へ)の出力端(100)はマルチプレクサ輪の第2
.の入力端に接続される。制御ラッチ■の第1出力は、
マルチプレクサ(至)の制御入力端に入力される制御信
号四でsb、制御ラッチ岐の第2出力は同様にRAMケ
委のライトイネーブル■′入力端一に入力される制御信
号である。データラッチ■の出力はRAM (74のデ
ータ入力端(ハ)に入力される。
最初、第2A図の例で説明したように、EPUαOの動
作が上述した如き適当な手段でモデリングされる。具体
的には、第2A図の装置九ついて、m信号(社)(第2
B図)内の各信号の個々の状態が、予め定められたテス
トベクトルについて決定される。m信号(2)は全12
個の別個の信号から成るので、27個の信号の各々の状
態は個別に決定され、RAM(財)に記憶される。
作が上述した如き適当な手段でモデリングされる。具体
的には、第2A図の装置九ついて、m信号(社)(第2
B図)内の各信号の個々の状態が、予め定められたテス
トベクトルについて決定される。m信号(2)は全12
個の別個の信号から成るので、27個の信号の各々の状
態は個別に決定され、RAM(財)に記憶される。
第3図の装置は次の如く動作する。始めに、汎用コンピ
ュータ(102)が制御ラッチ(至)に過当な信号を出
力(−でマルチブレフサ缶を制御し、アドレスラッチ翰
の出力をマルチプレクサ6)の出力信号(7dとなし、
よってRAM f4のアドレス入力fQとなす。
ュータ(102)が制御ラッチ(至)に過当な信号を出
力(−でマルチブレフサ缶を制御し、アドレスラッチ翰
の出力をマルチプレクサ6)の出力信号(7dとなし、
よってRAM f4のアドレス入力fQとなす。
そこで、汎用コンピュータ(102)はEPU QQの
モデリング結果をRAM t4に記憶させる。具体的に
いえば、汎用コンピュータ(102)は、順次、データ
及びそのアドレ子を、データラッチ−及びアドレスラッ
チ翰を介してRAMぐ→に送シ、順次の記憶位置にデー
タを記゛憶させる。その後、汎用コンピュータ(102
)は制御ラッチ■を介してマルチプレクサ員を制御し、
カウンターの16個の出方をR店]→のアドレス入力に
結合する。同様の方法で、汎用コンピュータ(102)
は、制御ラッチ(至)によるライトイネーブル剋′信号
−の状態によってRAMり4)の読出動作を制御する。
モデリング結果をRAM t4に記憶させる。具体的に
いえば、汎用コンピュータ(102)は、順次、データ
及びそのアドレ子を、データラッチ−及びアドレスラッ
チ翰を介してRAMぐ→に送シ、順次の記憶位置にデー
タを記゛憶させる。その後、汎用コンピュータ(102
)は制御ラッチ■を介してマルチプレクサ員を制御し、
カウンターの16個の出方をR店]→のアドレス入力に
結合する。同様の方法で、汎用コンピュータ(102)
は、制御ラッチ(至)によるライトイネーブル剋′信号
−の状態によってRAMり4)の読出動作を制御する。
その後、カウンタ員はRAM f41内のHk”7次の
記憶位置を指定するために用いられ。
記憶位置を指定するために用いられ。
各記憶位置から先に記憶された情報がRAMり(4)の
データ出力端82に出力される。この実施例では、デー
タ出力めは27個の信号から成シ、こft1−1:g4
1図の信号−に対応する。m信号囮と信号0・ルとが同
一であったEPUαOと同様に、この例ではP信号0躊
と信号−とは同一である。
データ出力端82に出力される。この実施例では、デー
タ出力めは27個の信号から成シ、こft1−1:g4
1図の信号−に対応する。m信号囮と信号0・ルとが同
一であったEPUαOと同様に、この例ではP信号0躊
と信号−とは同一である。
再度第1図を参照するに、比較器1〜Nは、EPU00
及びAPU (1f3からの対応する信号を比較するた
めのものである。比較器1−Nの機能を実現するには多
くの方法があるが、その1つの方法の一部を第4図に示
す。第4図において、比較器1〜Nは排他的論理和(F
OR)ダート(110)〜(112)を用いて構成され
ている。周知のように、EORケ9−トはその2人力状
態が異なるときのみ出力信号を発生する。EPU (1
(jからの信号0,0及びAPU Q+3からの信号■
内の夫々の信号間の比較動作を行なうために枚数のFO
Rゲートを用いている。具体的には、 EPUOQから
の第1の信号1はEORダート(110)の第1入力端
に入力され、APU (1Gからの対応する第1の信号
aはFORグー) (110)の第2入力端に入力され
る。EORグー) (110)の2入力端への信号の状
態が同じであればFORゲート(110)は出力信号を
発生しない。2人力MAへの信号の状態が異なるときの
みFORグー) (110)は出力信号を発生する。
及びAPU (1f3からの対応する信号を比較するた
めのものである。比較器1−Nの機能を実現するには多
くの方法があるが、その1つの方法の一部を第4図に示
す。第4図において、比較器1〜Nは排他的論理和(F
OR)ダート(110)〜(112)を用いて構成され
ている。周知のように、EORケ9−トはその2人力状
態が異なるときのみ出力信号を発生する。EPU (1
(jからの信号0,0及びAPU Q+3からの信号■
内の夫々の信号間の比較動作を行なうために枚数のFO
Rゲートを用いている。具体的には、 EPUOQから
の第1の信号1はEORダート(110)の第1入力端
に入力され、APU (1Gからの対応する第1の信号
aはFORグー) (110)の第2入力端に入力され
る。EORグー) (110)の2入力端への信号の状
態が同じであればFORゲート(110)は出力信号を
発生しない。2人力MAへの信号の状態が異なるときの
みFORグー) (110)は出力信号を発生する。
即ち、EPUOQ及びAPUαGからの対応する信号に
差があるときのみ、EORグー) (110)は出力信
号を発生する。同様にEPU QO及びAPU (14
3の他の信号は夫々別個に比較され、EPU QOの1
信号とAPU (lGの対応するl信号とが異なる場合
が検出される。EORゲートは、TI社與のモデル74
L386力ドラデル2人力FORグー) ICを用いて
構成し得る。
差があるときのみ、EORグー) (110)は出力信
号を発生する。同様にEPU QO及びAPU (14
3の他の信号は夫々別個に比較され、EPU QOの1
信号とAPU (lGの対応するl信号とが異なる場合
が検出される。EORゲートは、TI社與のモデル74
L386力ドラデル2人力FORグー) ICを用いて
構成し得る。
比較器1〜Nの比較機能は、第2A図のEPU(10及
び第3図のAPU (]1ll)については27個のE
ORデートを用いて実現される。具体的に言えば、m信
号(5)(第2B区1)を構成する27個の信号の各々
は27個のFORゲートの各々の第1入力端に入力され
る。
び第3図のAPU (]1ll)については27個のE
ORデートを用いて実現される。具体的に言えば、m信
号(5)(第2B区1)を構成する27個の信号の各々
は27個のFORゲートの各々の第1入力端に入力され
る。
また、RAM f4のデータ出力端■からの、p信号0
υを構成する27個の信号の各々は、対応するFORゲ
ートの第2入力端に入力される。即ち、27個のEOR
f−)は全体として、m信号(社)の各信号をp信号0
棒の対応信号と比較し、APUαυによυ発生された1
3号と一致しない信号がEPU (10から出力された
ことを検出する。
υを構成する27個の信号の各々は、対応するFORゲ
ートの第2入力端に入力される。即ち、27個のEOR
f−)は全体として、m信号(社)の各信号をp信号0
棒の対応信号と比較し、APUαυによυ発生された1
3号と一致しない信号がEPU (10から出力された
ことを検出する。
第1図において、ORダート(イ)は、比較器1〜Nの
出力を同時に監視し、任意の比較器から出力が発生した
とき出力信号を発生するよう動作する。
出力を同時に監視し、任意の比較器から出力が発生した
とき出力信号を発生するよう動作する。
ORグ゛−ト(イ)の機能は種々の方法で実現できるが
1.1!5図に一例を示す。第5図において、 ORグ
゛−ト(財)の機能は複数個の5人カポジティブ・ノア
(NOR)ゲート及び1個の6人カポジティブ・ナンド
(NAND)ダートで実現される。具体的には、論理グ
ー ) (120) 、 (122) 、
(124) 、 (126) 、 (128
) 。
1.1!5図に一例を示す。第5図において、 ORグ
゛−ト(財)の機能は複数個の5人カポジティブ・ノア
(NOR)ゲート及び1個の6人カポジティブ・ナンド
(NAND)ダートで実現される。具体的には、論理グ
ー ) (120) 、 (122) 、
(124) 、 (126) 、 (128
) 。
(130)は各々5人カポジティブNORゲートであシ
、論理ゲート(132)は6人カポジティブNANDゲ
ートである。各FORダート(110)〜(112)
(第4図)からの出力は5人カポジティブNORゲート
の1つの1入力端に入力される。5人カポジティブNO
Rダー ト (120) 、 (122) 、
(124) 、 (126) 、 (128
)。
、論理ゲート(132)は6人カポジティブNANDゲ
ートである。各FORダート(110)〜(112)
(第4図)からの出力は5人カポジティブNORゲート
の1つの1入力端に入力される。5人カポジティブNO
Rダー ト (120) 、 (122) 、
(124) 、 (126) 、 (128
)。
(130)の各出力は6人カポジティブNANDゲート
(132)の入力端に入力される。従って、6人カポジ
ティブNANDゲート(132)は、5人カポジティブ
NORグー ト (120) 、 (122)
、 (124) 、 (126) 。
(132)の入力端に入力される。従って、6人カポジ
ティブNANDゲート(132)は、5人カポジティブ
NORグー ト (120) 、 (122)
、 (124) 、 (126) 。
(128) 、 (130)のいずれかの任意の入力端
に信号が発生すると出力信号(134)を発生すること
になる。6人カポジティブNANDゲート(132)か
らの信号(134)は鴻1図のトリが信号(イ)に対応
する。
に信号が発生すると出力信号(134)を発生すること
になる。6人カポジティブNANDゲート(132)か
らの信号(134)は鴻1図のトリが信号(イ)に対応
する。
再び第1図を参照するに、HDCU(ハ)は、EPUO
Qの動作に関連した情報及びAPU Odからの対応す
る1青報を後続の分析のために記憶するよう働く。詳し
くはHDCU(ハ)は、トリが信号(イ)の発生に応じ
てEPUOQに関連したm信号(2)及びAPU (1
116に関連したp信号0埼を記憶する。HDCU(ハ
)の機能を実現する方法は多くあるが、第6図にその1
例を示す。この例では、HDCU(ハ)は、エラー状態
を検出すると情報の収集を開始し、後述する如く所定量
の情報を収集するよう動作する。第6図において、OR
グー) (141)は、プール代数論理和機能を達成す
る2人力ORダートでろり、TI社製のモデル74L8
32力ドラデル2人カポジティブORダートを利用でき
る。R7猫1(140)は後に読出すだめの情報を記憶
しておくものであり、具体的には、夫々54ビツトの情
報を記憶し得る記憶位置を複数有する。RAM (14
0)のデータ入力端(142)に入力される情報は、ラ
イト入力端(146)上にライト信号が発生するとアド
レス入力9iM (144)上の17ビツトのアドレス
情報によって指定された特定の記憶位置に記憶される。
Qの動作に関連した情報及びAPU Odからの対応す
る1青報を後続の分析のために記憶するよう働く。詳し
くはHDCU(ハ)は、トリが信号(イ)の発生に応じ
てEPUOQに関連したm信号(2)及びAPU (1
116に関連したp信号0埼を記憶する。HDCU(ハ
)の機能を実現する方法は多くあるが、第6図にその1
例を示す。この例では、HDCU(ハ)は、エラー状態
を検出すると情報の収集を開始し、後述する如く所定量
の情報を収集するよう動作する。第6図において、OR
グー) (141)は、プール代数論理和機能を達成す
る2人力ORダートでろり、TI社製のモデル74L8
32力ドラデル2人カポジティブORダートを利用でき
る。R7猫1(140)は後に読出すだめの情報を記憶
しておくものであり、具体的には、夫々54ビツトの情
報を記憶し得る記憶位置を複数有する。RAM (14
0)のデータ入力端(142)に入力される情報は、ラ
イト入力端(146)上にライト信号が発生するとアド
レス入力9iM (144)上の17ビツトのアドレス
情報によって指定された特定の記憶位置に記憶される。
RAM(140)の記憶位置に先に記憶された情報は、
アドレス入力端(144)に所望の記憶位置のアドレス
を与え、かつライト入力端(146)に適当な信号を与
えることにより11@次読出すことができる。RAM(
140)は種々の方法で構成し得るが、その−例は、イ
ンテル社製のモデル2115高速スタテイツク■ICを
砂0個用いて周知の方法で組合わせることである。17
ビツトマルチプレクサ(150)は、制御入力端(15
2)への信号に応じて動作する17ポール・2ポジシヨ
ンスイツチとして働き、入力(154)または入力(1
56)の込ずれかを出力端(158)へ出力、する。入
力(154) 、 (156)及び出力(158)のい
ずれもが17本の個別の信号線を有する。17ビツトカ
ウンタ(160)は、クロック入力端(162)へ入力
されるクロック信号を2進形式に計数するカウンタであ
る。17ビツトカウンタ(160)の状態はカウンタ出
力端(164) K現われる。カウンタ出力端(164
)は17本の出力線を有する。17ビツトカウンタ(1
60)はまた計数イネーブル入力端(166)を有し、
この入力に応じて計数機能をイネーブルまたはディスエ
ーブルする。17ビツトカウンタ(160)は更にフル
カウント信号出力端(168)を有する。
アドレス入力端(144)に所望の記憶位置のアドレス
を与え、かつライト入力端(146)に適当な信号を与
えることにより11@次読出すことができる。RAM(
140)は種々の方法で構成し得るが、その−例は、イ
ンテル社製のモデル2115高速スタテイツク■ICを
砂0個用いて周知の方法で組合わせることである。17
ビツトマルチプレクサ(150)は、制御入力端(15
2)への信号に応じて動作する17ポール・2ポジシヨ
ンスイツチとして働き、入力(154)または入力(1
56)の込ずれかを出力端(158)へ出力、する。入
力(154) 、 (156)及び出力(158)のい
ずれもが17本の個別の信号線を有する。17ビツトカ
ウンタ(160)は、クロック入力端(162)へ入力
されるクロック信号を2進形式に計数するカウンタであ
る。17ビツトカウンタ(160)の状態はカウンタ出
力端(164) K現われる。カウンタ出力端(164
)は17本の出力線を有する。17ビツトカウンタ(1
60)はまた計数イネーブル入力端(166)を有し、
この入力に応じて計数機能をイネーブルまたはディスエ
ーブルする。17ビツトカウンタ(160)は更にフル
カウント信号出力端(168)を有する。
フルカウント信号は17ビツトカウンタ(160)のカ
ウント値が最大値に達したときに出力される。17ビツ
トカウンタ(160ンを実現する方法の1つは、TI社
製のモデル74LS393デユアル4ビツト2進カウン
タを複数個と、必要な付加的機能のための関連論1里デ
バイスとを周知の方法で組合わせるものである。J−K
・フリップフロップ(FF) (170)は、J入力端
(172)、K入力端(174)、クロック入力端CK
(176)、Q出力端(17B) 、及びリセット入
力端(180)を有する単一のJ −K −FFである
。J−に−FFは周知の方法で、パワーオン時にリセッ
ト状態となるよう構成される。J−に−FF(170)
にはTI社製のモデル74LS73デュアルJ−にフリ
ツプフロツプヲ用い得る。ワンショット(182)は、
入力端(184)及び出力端(186)を有する単安定
マルチバイブレータである。ワンショット(182)は
、その入力端における信号の高状態から低状態への変化
に応答して予め決まったノ々ルス幅の出力パルスを発生
するよう動作する。ワンショット(182)にはTI社
與のモデル74LS122リトリがプル・単安定マルチ
バイブレータを利用できる。
ウント値が最大値に達したときに出力される。17ビツ
トカウンタ(160ンを実現する方法の1つは、TI社
製のモデル74LS393デユアル4ビツト2進カウン
タを複数個と、必要な付加的機能のための関連論1里デ
バイスとを周知の方法で組合わせるものである。J−K
・フリップフロップ(FF) (170)は、J入力端
(172)、K入力端(174)、クロック入力端CK
(176)、Q出力端(17B) 、及びリセット入
力端(180)を有する単一のJ −K −FFである
。J−に−FFは周知の方法で、パワーオン時にリセッ
ト状態となるよう構成される。J−に−FF(170)
にはTI社製のモデル74LS73デュアルJ−にフリ
ツプフロツプヲ用い得る。ワンショット(182)は、
入力端(184)及び出力端(186)を有する単安定
マルチバイブレータである。ワンショット(182)は
、その入力端における信号の高状態から低状態への変化
に応答して予め決まったノ々ルス幅の出力パルスを発生
するよう動作する。ワンショット(182)にはTI社
與のモデル74LS122リトリがプル・単安定マルチ
バイブレータを利用できる。
上述の第6図の装置は次のように構成される。
ORf −) (141)の1入力端はRD′信号(ト
)(第2B図)を受け、ORグー) (141)の第2
人力はWR’信号(至)(第2B図)を受ける。ORゲ
ートの出力はRAM (140)のライト入力端(14
6)及びワンショッ) (182)の入力端(184)
に入力される。RAM(140)の第1の27個のデー
タ入力端(142)はEPUαQからのm信号(イ)(
即ち、16個のアドレスバス信号AO〜A15 (32
8m(7) y’ I ハスM 号Do 〜D7 o
、+、RD’信号(ハ)、WR’信号(ロ)及びALE
’信号□□□(第2B図))を受ける。RAM (14
0)の第2の27個のデータ入力端(142)はAPU
(lfeからのp信号oe <即ち、RAM 9→(
第3図)のデータ出力□の27本の信号線)を受ける。
)(第2B図)を受け、ORグー) (141)の第2
人力はWR’信号(至)(第2B図)を受ける。ORゲ
ートの出力はRAM (140)のライト入力端(14
6)及びワンショッ) (182)の入力端(184)
に入力される。RAM(140)の第1の27個のデー
タ入力端(142)はEPUαQからのm信号(イ)(
即ち、16個のアドレスバス信号AO〜A15 (32
8m(7) y’ I ハスM 号Do 〜D7 o
、+、RD’信号(ハ)、WR’信号(ロ)及びALE
’信号□□□(第2B図))を受ける。RAM (14
0)の第2の27個のデータ入力端(142)はAPU
(lfeからのp信号oe <即ち、RAM 9→(
第3図)のデータ出力□の27本の信号線)を受ける。
RAJM (140)のアドレス入力端(144)の1
7本の信号機は17ビツトマルチプレクサの出力端(1
58)に接続される。17ビツトマルチゾレクサ(15
0)の一方の入力端(156)は17ビツトカウンタ(
160)のカウンタ出力端(164)に接続される。1
7ビツトカウンタ(160)のりaツク入力! (16
2)はALP:、′信号(財)(第2B図)を受ける。
7本の信号機は17ビツトマルチプレクサの出力端(1
58)に接続される。17ビツトマルチゾレクサ(15
0)の一方の入力端(156)は17ビツトカウンタ(
160)のカウンタ出力端(164)に接続される。1
7ビツトカウンタ(160)のりaツク入力! (16
2)はALP:、′信号(財)(第2B図)を受ける。
17ビツトカウンタ(160)からのフルカウント信号
(168)はFF(170)のに入力端(174)に入
力される。FF(170)のJ入力端(172)はトリ
が信号(至)(第1図)、即ちORダート(132)
(第5図)からの信号(134)を受ける。ワンショッ
ト(182)からの出力信号(186)はFF(170
)のクロック入力端(176)に入力される。17ビツ
トカウンタ(160)からのフルカウント信号(168
)はFF’(170)のに入力端(174)に入力され
る。
(168)はFF(170)のに入力端(174)に入
力される。FF(170)のJ入力端(172)はトリ
が信号(至)(第1図)、即ちORダート(132)
(第5図)からの信号(134)を受ける。ワンショッ
ト(182)からの出力信号(186)はFF(170
)のクロック入力端(176)に入力される。17ビツ
トカウンタ(160)からのフルカウント信号(168
)はFF’(170)のに入力端(174)に入力され
る。
第6図の装置は次の如く動作する。・ぐツーオン時に、
FF(170)のリセット入力端(180)にリセッ
ト信号が与えられる。これによってFF(170)がリ
セットされる。17ビツトマルチプレクサ(150)
ハ、制御入力端(152)に適当な信号を受けて、17
ビツトカウンタ(160)のカウンタ出力端(164)
の17本の信号線をRAM (140)のアドレス入力
端に接続する。その後、EPUαO及びAPUαGの対
応信号の不一致が検出されると(即ち、01” −)
(132)かう信号(134) (第5図)が発生する
と)、FF(170)のJ入力がイネーブルされる。そ
の後、EPUα0(第2A図)からRD’信号(ロ)ま
たはWR’信号(至)のいずれかが発生すると、対応す
る信号がORグー) (141)から発生し、この信号
がワンショット(182)の入力端(184)に入力さ
れる。そこでワンショット(182)は所定錦のノ4ル
スを出力し、このノ奢ルスはFF(170)のクロック
入力に与えられる。ワンショツ) (182)の出力パ
ルスの後録で(即ち、高から低状態への変化時) FF
(170)は状態を反転してQ出力端(178)に論理
1状態を出力する。FF(170)のQ出力端(178
)の論理1状態によって17ピツトカウンタ(160)
がイネーブルされ、17ピツトカウンタ(160)は各
ALE’信号■の発生を計数し始める。
FF(170)のリセット入力端(180)にリセッ
ト信号が与えられる。これによってFF(170)がリ
セットされる。17ビツトマルチプレクサ(150)
ハ、制御入力端(152)に適当な信号を受けて、17
ビツトカウンタ(160)のカウンタ出力端(164)
の17本の信号線をRAM (140)のアドレス入力
端に接続する。その後、EPUαO及びAPUαGの対
応信号の不一致が検出されると(即ち、01” −)
(132)かう信号(134) (第5図)が発生する
と)、FF(170)のJ入力がイネーブルされる。そ
の後、EPUα0(第2A図)からRD’信号(ロ)ま
たはWR’信号(至)のいずれかが発生すると、対応す
る信号がORグー) (141)から発生し、この信号
がワンショット(182)の入力端(184)に入力さ
れる。そこでワンショット(182)は所定錦のノ4ル
スを出力し、このノ奢ルスはFF(170)のクロック
入力に与えられる。ワンショツ) (182)の出力パ
ルスの後録で(即ち、高から低状態への変化時) FF
(170)は状態を反転してQ出力端(178)に論理
1状態を出力する。FF(170)のQ出力端(178
)の論理1状態によって17ピツトカウンタ(160)
がイネーブルされ、17ピツトカウンタ(160)は各
ALE’信号■の発生を計数し始める。
17ピツトカウンタ(160)はEPU (10からの
情報(m信号(2))及びAPUθGからのi?f報(
p信号αd)をRAM (140)に記憶・させる牟め
のアドレス情報を発生する。この情報収集過程は17ピ
ツトカウンタ(160)が最大値に達するまで継続され
、最大値に達したときフルカウント信号(168)がF
F(170)のに入力端(174)に論理1信号を供給
する。その後、次のRD’信号OGまたはWR’信号(
至)が発生すると。
情報(m信号(2))及びAPUθGからのi?f報(
p信号αd)をRAM (140)に記憶・させる牟め
のアドレス情報を発生する。この情報収集過程は17ピ
ツトカウンタ(160)が最大値に達するまで継続され
、最大値に達したときフルカウント信号(168)がF
F(170)のに入力端(174)に論理1信号を供給
する。その後、次のRD’信号OGまたはWR’信号(
至)が発生すると。
J−に−FF(170)はリセット状態に戻シ、17ピ
ツトカウンタ(160)のカウンタイネーブル入力端(
166)からイネーブル信号が取シ除かれて17ピツト
カウンタ(160)からのそれ以上のアドレス発生が禁
止される。このときRAM (140)はエラー状態の
検知後に発生したEPU QOからのm信号−及びAP
U 1%からのp信号0$の状態を記憶している。
ツトカウンタ(160)のカウンタイネーブル入力端(
166)からイネーブル信号が取シ除かれて17ピツト
カウンタ(160)からのそれ以上のアドレス発生が禁
止される。このときRAM (140)はエラー状態の
検知後に発生したEPU QOからのm信号−及びAP
U 1%からのp信号0$の状態を記憶している。
即ち、RAM (140)は、エラー状態検出後のEP
UαOに関する実際の信号と期待された信号との両方を
表わす情報を含んでいる。
UαOに関する実際の信号と期待された信号との両方を
表わす情報を含んでいる。
HDCU FADは上述の方法の代シに、EPUαQ及
びAPUαdからの情報をエラー状態の発生まで継続し
て続け、エラー状態の発生時に情報収集を停止するよう
にしてもよい。第7図はこのような動作を行なう装置を
示している。第7図の装置は素子間の接続関係が異なる
以外第6図と同じである。従って。
びAPUαdからの情報をエラー状態の発生まで継続し
て続け、エラー状態の発生時に情報収集を停止するよう
にしてもよい。第7図はこのような動作を行なう装置を
示している。第7図の装置は素子間の接続関係が異なる
以外第6図と同じである。従って。
対応する素子には同様の参照符号を付しである。
第7図において、ORグー) (141)の一方の入力
端はRD’信号(ト)(第2B図)を受け、他方の入力
端はWR’(至)(第2B図)を受ける。ORダート(
141)の出、力はRAM (140)及びワンショッ
ト(182)の入力端(184)に入力される。RAM
(140)の第1の27本のデータ入力(142)は
EPUαQからのm信号α2(即ち、16個のアドレス
バス信号AO〜A15(12,8個のデータバス信号D
O〜D7(ロ)、RD’信号(ト)、WR’信号(至)
、ALE ’信号(財)(第2B図))を受ける。
端はRD’信号(ト)(第2B図)を受け、他方の入力
端はWR’(至)(第2B図)を受ける。ORダート(
141)の出、力はRAM (140)及びワンショッ
ト(182)の入力端(184)に入力される。RAM
(140)の第1の27本のデータ入力(142)は
EPUαQからのm信号α2(即ち、16個のアドレス
バス信号AO〜A15(12,8個のデータバス信号D
O〜D7(ロ)、RD’信号(ト)、WR’信号(至)
、ALE ’信号(財)(第2B図))を受ける。
RAM (140)の第2の27個のデータ入力(14
2)はAPUαGからのp信号(即ち、RAM 74
(第3図)のデータ出力端(2)からの27個の信号)
を受ける。
2)はAPUαGからのp信号(即ち、RAM 74
(第3図)のデータ出力端(2)からの27個の信号)
を受ける。
RAM (140)のアドレス入力端(144)の17
本の信号線は17ビツトマルチプレクサ(150)の出
力端(158)に接続される。17ビツトマルチデレク
サ(150)の一方の入力端は17ピツトカウンタ(1
60)のカウンタ出力(164)を受ける。17ピツト
カウンタ(160)のクロック入力端はALE’信号(
財)(第2B図)を受ける。J−に−FF(170)の
J入力端(172)は接地される、即ち、論理Oになる
。ワンショット(182)からのQ′出力信号(187
)はJ−に−FF(170)のクロック入力端(176
)に入力される。トリが信号(134)(第5図)はF
F(170)のに入力端に入力される。
本の信号線は17ビツトマルチプレクサ(150)の出
力端(158)に接続される。17ビツトマルチデレク
サ(150)の一方の入力端は17ピツトカウンタ(1
60)のカウンタ出力(164)を受ける。17ピツト
カウンタ(160)のクロック入力端はALE’信号(
財)(第2B図)を受ける。J−に−FF(170)の
J入力端(172)は接地される、即ち、論理Oになる
。ワンショット(182)からのQ′出力信号(187
)はJ−に−FF(170)のクロック入力端(176
)に入力される。トリが信号(134)(第5図)はF
F(170)のに入力端に入力される。
FF(170)のQ出力(178)は17ピツトカウン
タ(160)のカウントイネーブル入力端(166)に
入力される。
タ(160)のカウントイネーブル入力端(166)に
入力される。
第7図の装置は次の如く動作する。・量ツーオン時、F
F(170)のプリセット入力端(181)にセット信
号が与えられる。これによシ、FF(170)がプリセ
ットされてQ出力(178)が論理1状態になる。
F(170)のプリセット入力端(181)にセット信
号が与えられる。これによシ、FF(170)がプリセ
ットされてQ出力(178)が論理1状態になる。
よって、17ピツトカウンタ(160)はクロック入力
端(162)への各ALE’信号(財)の発生を計数可
能になる。17ビツトマルチプレクサ(160)は、制
御入力端(152)に適当な信号を受けて、17ピツト
カウンタ(16(りのカウンタ出力(164)の17本
の信号線をRAM (140)のアドレス入力端(14
4)に結合する。
端(162)への各ALE’信号(財)の発生を計数可
能になる。17ビツトマルチプレクサ(160)は、制
御入力端(152)に適当な信号を受けて、17ピツト
カウンタ(16(りのカウンタ出力(164)の17本
の信号線をRAM (140)のアドレス入力端(14
4)に結合する。
その後、ALE’信号(財)が発生する毎にEPUαO
からのm信号t1り及びAPU (lfsからのp信号
Q杓の現在情報がRAM (140)内の順次の記憶位
置に記憶される。この際、17ピツトカウンタ(160
)は、その計数値が最大値に達したら、再びOに戻シ最
大値へ向かって計数を続ける。従って、EPU Qc&
及びAPU (143からの情報は、17ピツトカウン
タ(160)の計数値が最大値に達するまでRAM (
140)に連続的に記憶され、その後の新しい情報はR
AM (140)内の先に記憶された情報の上に重ね咽
、きされることになる。このようにしてEPU aO及
びAPUαGからの情報は連続的にRAM (140)
に記憶される。エラー状態を検出すると、J−に−FF
(170)のに入力端(174)にトリガ信号(134
)による論理1状態が与えられる。その後、次のRD’
信号ぐGまたはWR’信号(ロ)が発生すると、FF(
170) !l−jリセット状態にな9、Q出力(17
8)は論9Q状態となる。これによって17ビツトカウ
ンタ(160)の計数動作が禁止される。エラー状態の
発生による情報収集停止後、情報収集が停止された時点
のアドレスがカウンタ出力信号(165)に残っている
。このとき、RAM (140)は、エラー状態検出前
の、EPU (10に関する実際の信号及び予期された
信号の両方を表わす情報を含んでいる。
からのm信号t1り及びAPU (lfsからのp信号
Q杓の現在情報がRAM (140)内の順次の記憶位
置に記憶される。この際、17ピツトカウンタ(160
)は、その計数値が最大値に達したら、再びOに戻シ最
大値へ向かって計数を続ける。従って、EPU Qc&
及びAPU (143からの情報は、17ピツトカウン
タ(160)の計数値が最大値に達するまでRAM (
140)に連続的に記憶され、その後の新しい情報はR
AM (140)内の先に記憶された情報の上に重ね咽
、きされることになる。このようにしてEPU aO及
びAPUαGからの情報は連続的にRAM (140)
に記憶される。エラー状態を検出すると、J−に−FF
(170)のに入力端(174)にトリガ信号(134
)による論理1状態が与えられる。その後、次のRD’
信号ぐGまたはWR’信号(ロ)が発生すると、FF(
170) !l−jリセット状態にな9、Q出力(17
8)は論9Q状態となる。これによって17ビツトカウ
ンタ(160)の計数動作が禁止される。エラー状態の
発生による情報収集停止後、情報収集が停止された時点
のアドレスがカウンタ出力信号(165)に残っている
。このとき、RAM (140)は、エラー状態検出前
の、EPU (10に関する実際の信号及び予期された
信号の両方を表わす情報を含んでいる。
第6図及び第7囚に示されたHDCHの2つの実施例に
よって収集された情報は、その後、分析のためアドレス
ラッチ0])、制御ラッチQ葎、データバッファに)、
データバッファ(社)(第3図)を介して汎用コンピュ
ータに送ってもよい。具体的には、第6図に関しては、
汎用コンピュータ(102)はアドレスラッチ0◇(第
3図)を介して17ビツトマルチプレクサ(158)の
入力端(154)に、RAM (140)内の所割の記
憶位置のアドレスを与え、制御ラッチに)(第3図)を
介して制御入力(152)を制御することによシアドレ
ス情報をRAM (140)のアドレス入力端(144
)に入力する。RAM (140)内の指定された記憶
位置の情報は、RAM (140)の出力端(148)
から汎用コンピュータ(102)へつながるデータバッ
ファ(イ)(第3図)を介して汎用コンピュータ(10
2)に送出される。この動作は第7図のHDCUについ
ても同様である。但し、第7図の場合、情報収集が停止
された時点のカウンタ出力信号(165)で指示された
アドレスがデータバッファGF7)(第3図)を介して
汎用コンピュータ(102)に送られる。
よって収集された情報は、その後、分析のためアドレス
ラッチ0])、制御ラッチQ葎、データバッファに)、
データバッファ(社)(第3図)を介して汎用コンピュ
ータに送ってもよい。具体的には、第6図に関しては、
汎用コンピュータ(102)はアドレスラッチ0◇(第
3図)を介して17ビツトマルチプレクサ(158)の
入力端(154)に、RAM (140)内の所割の記
憶位置のアドレスを与え、制御ラッチに)(第3図)を
介して制御入力(152)を制御することによシアドレ
ス情報をRAM (140)のアドレス入力端(144
)に入力する。RAM (140)内の指定された記憶
位置の情報は、RAM (140)の出力端(148)
から汎用コンピュータ(102)へつながるデータバッ
ファ(イ)(第3図)を介して汎用コンピュータ(10
2)に送出される。この動作は第7図のHDCUについ
ても同様である。但し、第7図の場合、情報収集が停止
された時点のカウンタ出力信号(165)で指示された
アドレスがデータバッファGF7)(第3図)を介して
汎用コンピュータ(102)に送られる。
以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく種々の変形・変更が可能であ
ることは当業者には明らかであろう。
の要旨を逸脱することなく種々の変形・変更が可能であ
ることは当業者には明らかであろう。
(発明の効果)
本発明によれば、動作不良を監視しようとするデバイス
の期待される正常動作出力を発生する正常出力発生手段
を設け、この手段の出力とデバイスの出力とをリアルタ
イムに比較して、動作不良の発生前後の両内容をメモリ
に記憶しておくようにしたので、デバイスの動作環境を
乱すことなく、迅速に動作不良の原因を究明することが
できる。
の期待される正常動作出力を発生する正常出力発生手段
を設け、この手段の出力とデバイスの出力とをリアルタ
イムに比較して、動作不良の発生前後の両内容をメモリ
に記憶しておくようにしたので、デバイスの動作環境を
乱すことなく、迅速に動作不良の原因を究明することが
できる。
第1図は本発明の概念を示すブロック図、第2A図はマ
イクロプロセッサ(μP)を基本とした設計試作品(E
PU)のブロック図、第2B図は第2A図のEPU K
関連した信号線図、第3図は第1図のAPUのブロック
図、第4図は第1図の比較器の回路図。 第5図は第1図のORダートの回路図、第6図は第1図
の履歴データ収集ユニット(HDCU)のブロック図、
第7図は他の履歴データ収集ユニットのブロック図であ
る。 図中、叫はデジタルデバイス(設計試作ユニツ) =
EPU ) 、 (lf3は正常出力発生手段(APU
) 、■及び比較器1〜Nは検出手段、(ハ)は記憶手
段(履歴データ収集ユニット= HDCU )を示す。
イクロプロセッサ(μP)を基本とした設計試作品(E
PU)のブロック図、第2B図は第2A図のEPU K
関連した信号線図、第3図は第1図のAPUのブロック
図、第4図は第1図の比較器の回路図。 第5図は第1図のORダートの回路図、第6図は第1図
の履歴データ収集ユニット(HDCU)のブロック図、
第7図は他の履歴データ収集ユニットのブロック図であ
る。 図中、叫はデジタルデバイス(設計試作ユニツ) =
EPU ) 、 (lf3は正常出力発生手段(APU
) 、■及び比較器1〜Nは検出手段、(ハ)は記憶手
段(履歴データ収集ユニット= HDCU )を示す。
Claims (1)
- デジタルデバイスの期待される正常なデジタル出力を発
生する正常出力発生手段と、該正常出力発生手段の出力
をデバイスの実際の出力と比較して両出力の不一致を検
出する検出手段と、該検出手段の出力に関連して上記正
常出力発生手段及び上記デジタルデバイスの両出力を所
定量記憶する記憶手段とを具えたデジタルデバイスの動
作監視装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/656,819 US4773028A (en) | 1984-10-01 | 1984-10-01 | Method and apparatus for improved monitoring and detection of improper device operation |
US656819 | 1984-10-01 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6188346A true JPS6188346A (ja) | 1986-05-06 |
Family
ID=24634710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60219013A Pending JPS6188346A (ja) | 1984-10-01 | 1985-10-01 | デジタルデバイスの動作監視装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4773028A (ja) |
EP (1) | EP0176854A3 (ja) |
JP (1) | JPS6188346A (ja) |
Families Citing this family (76)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5161232A (en) * | 1985-09-17 | 1992-11-03 | Beran James T | Modular self-programmer |
US4996659A (en) * | 1986-08-20 | 1991-02-26 | Hitachi, Ltd. | Method of diagnosing integrated logic circuit |
US5218557A (en) * | 1987-10-08 | 1993-06-08 | Digital Equipment Corporation | Expert system for assisting in the design of a complex system |
US5207763A (en) * | 1988-04-15 | 1993-05-04 | International Trading S.R.L. | Monitoring system for knitting machines |
JPH0738011B2 (ja) * | 1988-05-16 | 1995-04-26 | 株式会社日立製作所 | 高圧電力機器の異常診断システム |
US4937765A (en) * | 1988-07-29 | 1990-06-26 | Mentor Graphics Corporation | Method and apparatus for estimating fault coverage |
US5088058A (en) * | 1988-08-26 | 1992-02-11 | Unisys Corporation | Apparatus and method for evaluating and predicting computer I/O performance using I/O workload snapshots for model input |
US5373452A (en) * | 1988-09-02 | 1994-12-13 | Honeywell Inc. | Intangible sensor and method for making same |
US4998250A (en) * | 1988-09-08 | 1991-03-05 | Data I/O Corporation | Method and apparatus for determining an internal state of an electronic component |
JP2714091B2 (ja) * | 1989-01-09 | 1998-02-16 | 株式会社日立製作所 | フィールド計器 |
US4974180A (en) * | 1989-01-27 | 1990-11-27 | Honeywell Inc. | Method and apparatus for testing signal quality in a burner control system |
US4974179A (en) * | 1989-01-27 | 1990-11-27 | Honeywell Inc. | Method and apparatus for preventing race conditions in a control system |
US5016204A (en) * | 1989-02-28 | 1991-05-14 | Digital Equipment Corporation | Expert system for performing diagnostic and redesign operations incorporating multiple levels of simulation detail |
US5041976A (en) * | 1989-05-18 | 1991-08-20 | Ford Motor Company | Diagnostic system using pattern recognition for electronic automotive control systems |
US5121344A (en) * | 1989-07-03 | 1992-06-09 | The United States Of America As Represented By The Secretary Of The Interior | Method of locating underground mines fires |
US5161115A (en) * | 1989-09-12 | 1992-11-03 | Kabushiki Kaisha Toshiba | System test apparatus for verifying operability |
US5402521A (en) * | 1990-02-28 | 1995-03-28 | Chiyoda Corporation | Method for recognition of abnormal conditions using neural networks |
JP2698685B2 (ja) * | 1990-03-27 | 1998-01-19 | 株式会社東芝 | 計算機システム遠隔操作装置 |
US5341314A (en) * | 1992-09-02 | 1994-08-23 | At&T Bell Laboratories | Method for generating a test to detect differences between integrated circuits |
US5398196A (en) * | 1993-07-29 | 1995-03-14 | Chambers; David A. | Method and apparatus for detection of computer viruses |
US5557742A (en) * | 1994-03-07 | 1996-09-17 | Haystack Labs, Inc. | Method and system for detecting intrusion into and misuse of a data processing system |
JPH0829492A (ja) * | 1994-07-14 | 1996-02-02 | Mitsubishi Electric Corp | 故障シミュレーション方法 |
US5654896A (en) * | 1994-10-31 | 1997-08-05 | Ixys Corp | Performance prediction method for semiconductor power modules and ICS |
US7185080B1 (en) | 1995-06-05 | 2007-02-27 | Ricoh Company, Ltd. | Method and system for diagnosis and control of machines using connection and connectionless modes of communication |
US6052809A (en) * | 1997-10-16 | 2000-04-18 | Teradyne, Inc. | Method for generating test patterns |
US6321338B1 (en) | 1998-11-09 | 2001-11-20 | Sri International | Network surveillance |
WO2000034867A1 (en) | 1998-12-09 | 2000-06-15 | Network Ice Corporation | A method and apparatus for providing network and computer system security |
US6295623B1 (en) * | 1999-01-29 | 2001-09-25 | Credence Systems Corporation | System for testing real and simulated versions of an integrated circuit |
US6499121B1 (en) | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
US6480978B1 (en) | 1999-03-01 | 2002-11-12 | Formfactor, Inc. | Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons |
US6452411B1 (en) * | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
US7346929B1 (en) | 1999-07-29 | 2008-03-18 | International Business Machines Corporation | Method and apparatus for auditing network security |
US7350108B1 (en) * | 1999-09-10 | 2008-03-25 | International Business Machines Corporation | Test system for integrated circuits |
US8006243B2 (en) | 1999-12-07 | 2011-08-23 | International Business Machines Corporation | Method and apparatus for remote installation of network drivers and software |
AU2001257400A1 (en) | 2000-04-28 | 2001-11-12 | Internet Security Systems, Inc. | System and method for managing security events on a network |
US7574740B1 (en) | 2000-04-28 | 2009-08-11 | International Business Machines Corporation | Method and system for intrusion detection in a computer network |
US7162649B1 (en) | 2000-06-30 | 2007-01-09 | Internet Security Systems, Inc. | Method and apparatus for network assessment and authentication |
WO2002019077A2 (en) * | 2000-09-01 | 2002-03-07 | Sri International, Inc. | Probabilistic alert correlation |
US7178166B1 (en) | 2000-09-19 | 2007-02-13 | Internet Security Systems, Inc. | Vulnerability assessment and authentication of a computer by a local scanner |
US7240254B2 (en) * | 2000-09-21 | 2007-07-03 | Inapac Technology, Inc | Multiple power levels for a chip within a multi-chip semiconductor package |
US6812726B1 (en) * | 2002-11-27 | 2004-11-02 | Inapac Technology, Inc. | Entering test mode and accessing of a packaged semiconductor device |
US6754866B1 (en) * | 2001-09-28 | 2004-06-22 | Inapac Technology, Inc. | Testing of integrated circuit devices |
US7444575B2 (en) * | 2000-09-21 | 2008-10-28 | Inapac Technology, Inc. | Architecture and method for testing of an integrated circuit device |
US9027121B2 (en) | 2000-10-10 | 2015-05-05 | International Business Machines Corporation | Method and system for creating a record for one or more computer security incidents |
US7146305B2 (en) | 2000-10-24 | 2006-12-05 | Vcis, Inc. | Analytical virtual machine |
US7130466B2 (en) | 2000-12-21 | 2006-10-31 | Cobion Ag | System and method for compiling images from a database and comparing the compiled images with known images |
WO2002061544A2 (en) | 2001-01-31 | 2002-08-08 | Internet Security Systems, Inc. | Method and system for configuring and scheduling security audits of a computer network |
US7237264B1 (en) | 2001-06-04 | 2007-06-26 | Internet Security Systems, Inc. | System and method for preventing network misuse |
US7657419B2 (en) | 2001-06-19 | 2010-02-02 | International Business Machines Corporation | Analytical virtual machine |
US7299496B2 (en) * | 2001-08-14 | 2007-11-20 | Illinois Institute Of Technology | Detection of misuse of authorized access in an information retrieval system |
US7313740B2 (en) * | 2002-07-25 | 2007-12-25 | Inapac Technology, Inc. | Internally generating patterns for testing in an integrated circuit device |
US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
US8001439B2 (en) * | 2001-09-28 | 2011-08-16 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
WO2003058451A1 (en) | 2002-01-04 | 2003-07-17 | Internet Security Systems, Inc. | System and method for the managed security control of processes on a computer system |
US7370360B2 (en) | 2002-05-13 | 2008-05-06 | International Business Machines Corporation | Computer immune system and method for detecting unwanted code in a P-code or partially compiled native-code program executing within a virtual machine |
US6952779B1 (en) * | 2002-10-01 | 2005-10-04 | Gideon Cohen | System and method for risk detection and analysis in a computer network |
US8407798B1 (en) | 2002-10-01 | 2013-03-26 | Skybox Secutiry Inc. | Method for simulation aided security event management |
US8063650B2 (en) | 2002-11-27 | 2011-11-22 | Rambus Inc. | Testing fuse configurations in semiconductor devices |
US7913303B1 (en) | 2003-01-21 | 2011-03-22 | International Business Machines Corporation | Method and system for dynamically protecting a computer system from attack |
US7657938B2 (en) | 2003-10-28 | 2010-02-02 | International Business Machines Corporation | Method and system for protecting computer networks by altering unwanted network data traffic |
US7672740B1 (en) * | 2006-09-28 | 2010-03-02 | Rockwell Automation Technologies, Inc. | Conditional download of data from embedded historians |
US7742833B1 (en) | 2006-09-28 | 2010-06-22 | Rockwell Automation Technologies, Inc. | Auto discovery of embedded historians in network |
US8181157B2 (en) * | 2006-09-29 | 2012-05-15 | Rockwell Automation Technologies, Inc. | Custom language support for project documentation and editing |
US7913228B2 (en) * | 2006-09-29 | 2011-03-22 | Rockwell Automation Technologies, Inc. | Translation viewer for project documentation and editing |
US7933666B2 (en) * | 2006-11-10 | 2011-04-26 | Rockwell Automation Technologies, Inc. | Adjustable data collection rate for embedded historians |
US20080114474A1 (en) * | 2006-11-10 | 2008-05-15 | Rockwell Automation Technologies, Inc. | Event triggered data capture via embedded historians |
US7974937B2 (en) * | 2007-05-17 | 2011-07-05 | Rockwell Automation Technologies, Inc. | Adaptive embedded historians with aggregator component |
JP4359632B2 (ja) * | 2007-06-13 | 2009-11-04 | 株式会社トヨタIt開発センター | プロセッサ動作検査システム及び動作検査回路 |
US7917857B2 (en) * | 2007-09-26 | 2011-03-29 | Rockwell Automation Technologies, Inc. | Direct subscription to intelligent I/O module |
US7930261B2 (en) * | 2007-09-26 | 2011-04-19 | Rockwell Automation Technologies, Inc. | Historians embedded in industrial units |
US7930639B2 (en) * | 2007-09-26 | 2011-04-19 | Rockwell Automation Technologies, Inc. | Contextualization for historians in industrial systems |
US7882218B2 (en) * | 2007-09-27 | 2011-02-01 | Rockwell Automation Technologies, Inc. | Platform independent historian |
US7809656B2 (en) * | 2007-09-27 | 2010-10-05 | Rockwell Automation Technologies, Inc. | Microhistorians as proxies for data transfer |
US7962440B2 (en) * | 2007-09-27 | 2011-06-14 | Rockwell Automation Technologies, Inc. | Adaptive industrial systems via embedded historian data |
US20090089671A1 (en) * | 2007-09-28 | 2009-04-02 | Rockwell Automation Technologies, Inc. | Programmable controller programming with embedded macro capability |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3221230A (en) * | 1962-01-22 | 1965-11-30 | Massachusetts Inst Technology | Adaptive control method and apparatus for applying same |
US3614608A (en) * | 1969-05-19 | 1971-10-19 | Ibm | Random number statistical logic test system |
US3588487A (en) * | 1969-08-25 | 1971-06-28 | Monsanto Co | Function generator for producing a triangular waveform having only positive peak values |
FR2144560B1 (ja) * | 1971-07-05 | 1974-03-29 | Alsthom Cgee | |
IT1003048B (it) * | 1972-03-17 | 1976-06-10 | Honeywell Inf Systems | Dispositivo per verificare il cor retto comportamento di unita circui tali integrate sequenziali |
US4001818A (en) * | 1975-10-22 | 1977-01-04 | Storage Technology Corporation | Digital circuit failure detector |
US4168527A (en) * | 1978-02-17 | 1979-09-18 | Winkler Dean A | Analog and digital circuit tester |
CA1163721A (en) * | 1980-08-18 | 1984-03-13 | Milan Slamka | Apparatus for the dynamic in-circuit testing of electronic digital circuit elements |
AU554017B2 (en) * | 1983-06-03 | 1986-08-07 | Omron Tateisi Electronics Co. | Time-discrete adaptive on-off switching control |
JPS59229622A (ja) * | 1983-06-10 | 1984-12-24 | Toshiba Corp | プラント診断装置 |
-
1984
- 1984-10-01 US US06/656,819 patent/US4773028A/en not_active Expired - Lifetime
-
1985
- 1985-09-16 EP EP85111701A patent/EP0176854A3/en not_active Withdrawn
- 1985-10-01 JP JP60219013A patent/JPS6188346A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0176854A3 (en) | 1987-08-26 |
US4773028A (en) | 1988-09-20 |
EP0176854A2 (en) | 1986-04-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6188346A (ja) | デジタルデバイスの動作監視装置 | |
US6539500B1 (en) | System and method for tracing | |
DE4313594C2 (de) | Mikroprozessor | |
CA2002325C (en) | Method for observing the progress in time of an object program | |
JP6661839B1 (ja) | 時系列データ診断装置、追加学習方法およびプログラム | |
CN111459700A (zh) | 设备故障的诊断方法、诊断装置、诊断设备及存储介质 | |
US7698690B2 (en) | Identifying code that wastes time performing redundant computation | |
US9842044B2 (en) | Commit sensitive tests | |
US4813009A (en) | Method and apparatus for determining internal status of a processor | |
US8966323B2 (en) | Monitoring multiple data transfers | |
US4048671A (en) | Address match for data processing system with virtual addressing | |
US8468393B2 (en) | Triggering diagnostic operations within a data processing apparatus | |
Rover et al. | Software tools for complex distributed systems: Toward integrated tool environments | |
Bell | Computer performance analysis-Measurement objectives and tools | |
JPS59186054A (ja) | 計算機プログラムの試験方法 | |
Stuehler | Hardwareߝsoftware tradeoffs in testing | |
Bai et al. | On the trend of remaining software defect estimation | |
JPH05274178A (ja) | 並列計算機デバッグ結果表示処理方式 | |
Murphy | The system logic and usage recorder | |
CN114692382B (zh) | 核电仿真模型开发数据的管理方法、装置及计算机设备 | |
CN116540615B (zh) | 测控系统管理方法、装置、计算机设备和存储介质 | |
DE3856049T2 (de) | Gerät und Verfahren zur Signalisierung eines dateninduzierten Zustandes | |
CN116594750A (zh) | 一种函数调用收集方法、装置、设备、存储介质及产品 | |
JPS60252959A (ja) | オンライン・トレ−ス制御方式 | |
Kularatne | The Field Limitations of Diagnostics in Processor-Controlled Industrial Systems |