JPS61102048A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61102048A JPS61102048A JP22460484A JP22460484A JPS61102048A JP S61102048 A JPS61102048 A JP S61102048A JP 22460484 A JP22460484 A JP 22460484A JP 22460484 A JP22460484 A JP 22460484A JP S61102048 A JPS61102048 A JP S61102048A
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- JP
- Japan
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- furnace
- insulating layer
- wiring layer
- gas
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、；ンタクトホールを有する絶縁層上への配＆
眉の形成方法に関するものである。
眉の形成方法に関するものである。
ＩＣ，ＬＳＩ等の半導体装置を製造する過程に゛おいて
は、アルミ（Ａ−１配線パターンの下地としてポリシリ
コンを１ｌＡｊ＆層上に形成した後、あるいは不純物拡
散（導入）により低抵抗化した後、Ａ！配線パターンを
形成する配線形成工程がある。
は、アルミ（Ａ−１配線パターンの下地としてポリシリ
コンを１ｌＡｊ＆層上に形成した後、あるいは不純物拡
散（導入）により低抵抗化した後、Ａ！配線パターンを
形成する配線形成工程がある。
すなわち、従来の配線工程では、単結晶半導体基板に所
定の不純物拡散（導入）領域（例えば、ＭＯＳトランジ
スタのソースおよびドレイン、拡散抵抗の拡散領域など
）を形成した債に、必要ならばＭＯＳ）ランジスタのゲ
ート１！極を形成した後に、Ｐａ（）等の絶縁層？形成
し、この絶縁層に所定のコンタクトホール葡フォトエツ
チングで関げ、そしてこの絶縁層上にポリシリコンを減
圧気相成長法（以下ＬＰＣＶＤ法）にて全面成長させる
。このポリシリコン成長工程で、ウェハーｔ−ＬＰＣＶ
Ｄ炉３内に入れる際、空気中の酸素（０２）の巻き込み
によりコンタクトホー／１７表面が酸化されることによ
るコンタクトの導通不良を防止するため第３図に示すよ
うにＣＶＤ炉後方および前方から（Ｎ、）カス１，２を
導入して窒素パージがされでいる。
定の不純物拡散（導入）領域（例えば、ＭＯＳトランジ
スタのソースおよびドレイン、拡散抵抗の拡散領域など
）を形成した債に、必要ならばＭＯＳ）ランジスタのゲ
ート１！極を形成した後に、Ｐａ（）等の絶縁層？形成
し、この絶縁層に所定のコンタクトホール葡フォトエツ
チングで関げ、そしてこの絶縁層上にポリシリコンを減
圧気相成長法（以下ＬＰＣＶＤ法）にて全面成長させる
。このポリシリコン成長工程で、ウェハーｔ−ＬＰＣＶ
Ｄ炉３内に入れる際、空気中の酸素（０２）の巻き込み
によりコンタクトホー／１７表面が酸化されることによ
るコンタクトの導通不良を防止するため第３図に示すよ
うにＣＶＤ炉後方および前方から（Ｎ、）カス１，２を
導入して窒素パージがされでいる。
しかしながらＮ、パージだけでは０２巻き込みを完全に
防止することは不可能であり、コンタクトの導通不良や
コンタクト抵抗の増大をまねきやすい。
防止することは不可能であり、コンタクトの導通不良や
コンタクト抵抗の増大をまねきやすい。
本発ＢＡは、このような従来の問題漬に着目してなされ
たもので、ＬＰＣＶＤ装置内にウェハーを設置した後、
ポリシリコン成長前に不活性ガスにより希釈した塩酸（
ＨＣ−ｅ）ガス等すなわち０□巻き込みにより発生する
基板上のＳ：Ｏ，を除去を除去し得るガスに、ウェハー
表面を減圧化にて短時間さらすことにより、基板の；ン
タクトホール内を露出せしめて、その後配線を形成して
いる１、〔実施例〕 以下、図面を参照して、ポリシリコンのＬＰＧＶＤにお
ける実施態様例によって、本発明紮説明する。
たもので、ＬＰＣＶＤ装置内にウェハーを設置した後、
ポリシリコン成長前に不活性ガスにより希釈した塩酸（
ＨＣ−ｅ）ガス等すなわち０□巻き込みにより発生する
基板上のＳ：Ｏ，を除去を除去し得るガスに、ウェハー
表面を減圧化にて短時間さらすことにより、基板の；ン
タクトホール内を露出せしめて、その後配線を形成して
いる１、〔実施例〕 以下、図面を参照して、ポリシリコンのＬＰＧＶＤにお
ける実施態様例によって、本発明紮説明する。
第２図は、従来のポリシリコンＬＰＣＶＤにおける、成
長開始までのプログラムの２０−チャートである。この
プログラムで、第１ステ、プでは後方および前方Ｎ、パ
ージを行ないながらウェハーを加熱された炉内に設置す
る。ここでまず、絶縁層に開けたコンタクトホールが０
８巻き込みにより再酸化されやすい。
長開始までのプログラムの２０−チャートである。この
プログラムで、第１ステ、プでは後方および前方Ｎ、パ
ージを行ないながらウェハーを加熱された炉内に設置す
る。ここでまず、絶縁層に開けたコンタクトホールが０
８巻き込みにより再酸化されやすい。
第２．第３ステツプで真空引きを各５分程度行ない、第
４ステツプで炉内を１〜２分真空保管してリークチェッ
クを行なうが、このステ、プでも若干ながら再酸化され
る可能性かある。
４ステツプで炉内を１〜２分真空保管してリークチェッ
クを行なうが、このステ、プでも若干ながら再酸化され
る可能性かある。
その後、第５．６．７ステ、プで各々残ガス排気、炉内
温度安定化の為の数十分間のＮ、パージ、デボジシ冒ン
前の炉内圧力安定化の為の数分間のＮ、パージと続き、
第７ステ、プでポリシリコンの堆積を行なう。すなわち
、第１および第４ステツプがコンタクトの導通不良およ
びコンタクト抵抗値、増大の要因となっている。） これに対して、第１図に示した本発明の一実施例によれ
ば、ポリシリコンＬＰＣＶＤＫおけるプログラムでは、
ステップ６の炉内温度安定後、ガスエッチステップを導
入してステップ１および４での再酸化の問題を解消して
いる。このガスエ。
温度安定化の為の数十分間のＮ、パージ、デボジシ冒ン
前の炉内圧力安定化の為の数分間のＮ、パージと続き、
第７ステ、プでポリシリコンの堆積を行なう。すなわち
、第１および第４ステツプがコンタクトの導通不良およ
びコンタクト抵抗値、増大の要因となっている。） これに対して、第１図に示した本発明の一実施例によれ
ば、ポリシリコンＬＰＣＶＤＫおけるプログラムでは、
ステップ６の炉内温度安定後、ガスエッチステップを導
入してステップ１および４での再酸化の問題を解消して
いる。このガスエ。
チステップはＨＣＪガスをＮ、により１チ程度に希釈し
、ＩＴｏｒｒ以下に減圧した状態で、１〜２分間ＬＰＣ
ＶＤ炉内に流す方法等が用いられる。
、ＩＴｏｒｒ以下に減圧した状態で、１〜２分間ＬＰＣ
ＶＤ炉内に流す方法等が用いられる。
このガスエッチ・ステップにより成長ステップ前のコン
タクト・ホールの状態を改善している。
タクト・ホールの状態を改善している。
上述のようにして、ポリシリ；ン層が成長されるわけで
あり、コンタクト不良発生率およびコンタクト抵抗の低
下が可能となる。
あり、コンタクト不良発生率およびコンタクト抵抗の低
下が可能となる。
上記に本発明を、上述のＡぷ配線層の下地としてのポリ
シリコンＬＰＧＶＤの場合で説明したが、ポリシリコン
のみによる配線層及びポリシリコン抵抗の形成又は、ポ
リシリコンに限らず別種の膜にてコンタクトをとる場合
にも、本発明の方法が適用できる。
シリコンＬＰＧＶＤの場合で説明したが、ポリシリコン
のみによる配線層及びポリシリコン抵抗の形成又は、ポ
リシリコンに限らず別種の膜にてコンタクトをとる場合
にも、本発明の方法が適用できる。
このように本発明によれば、′砥極がコンタクホール内
で確実に半導体領域に接触できる。
で確実に半導体領域に接触できる。
第１図は本発明の一実施例による工程を示すフローチャ
ート、第２図は従来の工程を示すフローチャート、第３
図は従来の減圧気相成長炉の断面図である。
ート、第２図は従来の工程を示すフローチャート、第３
図は従来の減圧気相成長炉の断面図である。
Claims (1)
- コンタクトホールを有する絶縁層の上に配線層を形成
する工程を含む半導体装置の製造方法において、配線層
の形成前に、配線層形成装置内で、ガラス膜絶縁層を軽
くガスエッチすることによって、前記コンタクトホール
内の下地を露出してから前記配線層を形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22460484A JPS61102048A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22460484A JPS61102048A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102048A true JPS61102048A (ja) | 1986-05-20 |
Family
ID=16816326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22460484A Pending JPS61102048A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273470A2 (en) * | 1986-12-02 | 1988-07-06 | STMicroelectronics S.r.l. | Method for decontamination of a chamber used in vacuum processes for deposition, etching and/or growth of high purity films, particularly applicable to semiconductor technology |
-
1984
- 1984-10-25 JP JP22460484A patent/JPS61102048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273470A2 (en) * | 1986-12-02 | 1988-07-06 | STMicroelectronics S.r.l. | Method for decontamination of a chamber used in vacuum processes for deposition, etching and/or growth of high purity films, particularly applicable to semiconductor technology |
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