JPS6093562A - 緩衝記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は緩衝記憶制御装置、とくに緩衝記憶装置をアソ
シアティブ方式とセットアソシアティブ方式で制御する
緩衝記憶制御装置に関する・緩衝記憶装置の制御方法と
してアソシアティブ方式、セットアソシアティブ方式等
がある。 このうち、アソシアティブ方式は主記憶装置（以後ＭＭ
）中のブロックを緩衝記憶装置（以後キャッジ＆）中の
任意の位ＩＮＫマツピングできる方式である。従って、
キヤ、シーをアクセスする場合には、全アドレスアレイ
中に登録されているアドレスを、アクセスすべきアドレ
スに同時に比較する必要があシ、キャッシュの全ブロッ
クをこの方式で制御しようとすると、キャッシニのブロ
ック数と同数の比較器が必要となるため非現実的である
。しかし、キャッシュ容Ｊ！ｔＫ対する使用効率は非常
に高い。 一方、セットアソシアティブ方式は、ＭＭおよびキャッ
シュ上のブロックを検数の同数のカラムに分割し、マツ
ピングは同一のカラム内で行なう。 キャッシュのブロックは、前述のカラムと独数のローと
で構成され、アドレス比較器の個数は、ロー数だけです
む。この方式は各カラムごとにロー数のブロックをもつ
アソシアティブ方式と見做すことができる。この方式は
、上述のように、アドレス比較器の数がロー数だけでよ
いことと、キャッジ−の使用効率が比較的よいこととで
広く使用されている。 さて、このセットアソシアティブ方式で制御されるキャ
ッシュにおいては、キャッジ−上の全てのカラムが等し
い使用頻度をもって使用されているわけではない。これ
は、ＭＭ上の各カラムの使用頻度の不均一に起因し、こ
れがそのままキャッシュにも影響し、この結果、あるカ
ラムではデータの参照入れ換えが頻繁罠起るが、他のカ
ラムではこれが殆んど起らないという事態が発生し、こ
のためにキャッジ−使用効率を下げてしまうという欠点
がある。 このような欠点を軽減するものとして、特許公報昭５７
−３８９８５記載の緩衝記憶制御装置がある。この装置
は、上述のセットアソシアティブ方式で制御される第１
のキャッシュとアソシアティブ方式で制御される第２の
キャッジ−とを備えておシ、各カラムごとに第１のキャ
ッジ−に貯蔵されるデータの置き換え頻度を計数するカ
ウンタをカウンタの値に基ずいて１１１記第１またｒ／
′ｉ、第２のキャッシュにデータを転送するようにｆ１
７１を御する。こうして各カラムごとの置＠換えｙＡ度
をなるべく均一化してキャッシュ使用効率の向上を図っ
ている。 これはセットアソシアティブ方式の短所をアソシアティ
ブ方式でカバーする巧な方式であるが、上述のように、
各カラムごとに第１のキャッシュに貯蔵されるデータの
置き換え頻度を計数するためのカウンタが必要であシ、
ぞれたけハードウェアが複雑になるという欠点を有して
いる。 本発明の目的は、このようなカウンタを用いずにセット
アソシアティブ方式とアソシアティブ方式の長所をとシ
短Ｈ

【をカバーした緩衝記憶制御装置を提供するにある
。 本発明の装置は、セットアソシアティブ方式で制御され
る第１緩働記憶装置と、アソシアティブ方式で制御され
る第２緩愉ｔＪｒ２憶装置と、緩衝記ｔ（装置へのデー
タ転送に際し前記第１緩衝記憶装瞳に格納されたデータ
の置換えが必要になった場合に、それまで前記第１緩衝
記憶装置中に格納されていたデータを前記第２緩衝記憶
装置に転送格納するように制御する。 次に１図面を参照して本発明の詳細な説明する。 第１図および第２図祉本発明の一実施例を示すブロック
図である。 図面を分りやすくするために、第１図は主としてキャシ
ュからデータを読出す場合における本実施例の構成を示
し、第２図は主としてキャシユにデータを書込む場合に
おける本実施例の構成を示す。 これらの図に示すように、本実施例は、第１アドレスレ
ジスタ１１（第１図、第２図）、第１アドレスアレイ１
２（第１図、第２図）、Ｋ個の第１比較回路１３−１〜
１３−几（ｍ１図）、第１−敷積出回路１４（第１図）
、第１ノ（ソファメモリ１５（第１図、第２図）、第１
：９Ｉ込制御回路１６（第２図）、アドレス合成器１７
（第２図）、第２アドレスレジスタ２１（第１図）、第
２アドレスアレイ２２（第１図、第２図）、Ｋ個の第２
比較回路２３−１〜２３−Ｋ（第１図）、第２−敷積出
回路２４（第１図）、第２バツフアメモリ２５（第１図
、第２図）、第２書込制御回路２６（第２図）、データ
レジスタ３０（第１図）および制御部４０（第１図、第
２図）を有している。 これらのうち、前記第１アドレスレジスタ１１〜第１書
込制御回ｊＪ１６はセットアソシアティブ方式のキャッ
シュを構成している。 すなわち、第１バツンアメモリ１５は、Ｍ個のカラムと
Ｋ個のローよシなるＭＫ個のブロック（ブロック格納場
所）を有し、各ブロックはそのコラムアドレスおよびロ
ーアドレスよシなるブロックアドレスを指定することに
よりブロックデータの読出し、書込みの転送ができる。 これに対して、第１アドレスアレイ１２は、ノくソファ
メモリ１５に格納されている各ブロックデータのＭＭ（
主記憶装置、図示せず）中におけるブロックアドレスの
情報を記憶しておくディレクトリで、バッファメモリ１
５の各ブロックに１対１で対応するＭＲ個のエントリを
有し、この各工ントリには、バッファメモリ１５の対応
するブロックに格納されているブロックデータの、ＭＭ
中におけるブロックアドレスから千〇カラムアドレスを
除いた部分の情報（後述するＪ）フィールド）が格納さ
れている。 これに対して、第２アドレスレジスタ２１〜第２書込制
御回路２６はアソシアティブ方式のキャシュを構成して
いる。 すなわち、第２バツフアメモ！ｊ２５ＵＫ個のブロック
を有し、これに対して、第２アドレスアレイ２２は、バ
ッファメモリ２５に格納されているブロックデータのＭ
ｉ４中におけるブロックアドレスの情報を格納している
ディレクトリで、バッファメモリ２５の各ブロックに対
応するブロックデータのＭＭ中におけるブロックアドレ
スが格納されている。 さて、最初に、本実施例の読出し動作を第１図を用いて
説明する。 まず、第１アドレスレジスタｌｌ〜第１バツフアメモリ
１５によるセ、トアソシアテイプ方式の第１キヤツシユ
の読出し動作は下記の通りである。 読出すべきブロックデータの１〜（八・１甲におけるブ
ロックアドレスはｉ１アドレスレジスタ１１に格納さ扛
る。 この、レジスタ１１に格納されるブロックアドレスは、
カラムアドレスを指定する部分（以ｋＣフィールド）と
その残シの部分（以ｐＤフィールド）とよシなる。 このＣフィールドの部分は、ライン１１０１を介して第
１アドレスアレイ１２およびｆｆ１ｌパーフアメモリ１
５に＃：給され読出すべきデータのカラムアドレスを指
定する。 前述のように、第１アドレスアレイｌ　２　ｆ：’、　
Ｍ個のカラムとＲ個のローよシなるＭ　Ｒ１ｈｉｉのエ
ントリを有するが、前述のライン１１０１を介し°Ｃカ
シムアドレスが与えられると、これによって指定される
カラムアドレスのすべてのロー（ｉｔ個のロー）の各エ
ントリは並列に読出されて、几１間の第１比較回路１３
−１〜１３−凡のそれぞれの一方の人力に加えられる。 一方、第１アドレスレジスタ１１の前記Ｄフィールドの
部分は、ライン１１０２　を介して第１比較回路１３−
１〜１３−凡の他方の入力に加えられ、読出された前述
の８個の各エントリと比較される。 この比較によシ、並列に読出されたＲ個のエントリの中
に、このＤフィールドの内容と一致するものが含まれて
いる場合には、第１比較−敷積出回路１４はこの一致を
抄出してピットパルスを発生Ｌ、これをライン１４０１
を介して制御部４０に供給し、また、一致したエントリ
のローアドレスをライン１４０２を介して第１バツフア
メモリ１５のローアト【／スとして供給する。 一方、前述のように、第１アドレスレジスタ１１のｃフ
ィールドはライン１１０１を介してバッファメモリ１５
のカラムアドレスとして供給される。 かくして、ＭＭ中の要求するブロックアドレスのブロッ
クデータが、第１バツンアメモリ１５の中に存在してい
る場合にはライン１４０１よシヒットパルスが出力され
、このブロックデータはバッファメモリ１５の指定され
たブロックアドレス（ライン１１０１で指定されたカラ
ムアドレスおよびライン１４０２で指定されたローアド
レスをもつブロックアドレス）から読出され、ラインｌ
５０１を介してデータレジスタ３０にす：）納される。 次に、ｆｆ１２アドレスレジスタ２】〜島２バッファメ
モリ２５によるアソシアティブ方式の＆′Ｓ２キャッジ
瓢の読出し動作は下記の通りである。 読出すべきプ０ツクデータのべ４Δ１中におけるブロッ
クアドレスは、第２アドレスレジスタ２】に格納される
。 このブロックアドレスは、ライン２１０１を介して第２
比較回路２３−１〜２３−にの一方の入力に加えられ、
これらの比較回路２３−１〜２３−にの他方の入力には
ｍ２アドレスアレイ２２の各エントリの出力が加えられ
る。 この結果、アドレスアレイ２２の中に２ｙ＊ｄれたブロ
ックアドレスが存在しているノリ台には、第２−敷積出
回路２４はこれを槓ｉ出してヒツトパルスを発生し、ラ
イン２４　（１１を介してこれを制御部４０に供給する
。 また、回路２４は一致したエントリイに対応する第２バ
ツフアメモリ２５のブロックアドレスをライン２４０２
を介して第２バ、ファメモリ２５に供給し、この指定さ
れたアドレスからブロックデータを読出しライン２５０
１を介してデータレジスタ３０に格納する。 以上のようにして、要求されたＭＭ（主記憶装置）中に
おけるブロックアドレスをもつブロックデータが第１バ
ツフアメモリ１５の中か、または第２バツフアメモリ２
５の中に存在している場合には、このブロックデータは
読出されてデータレジスタ３０に格納される。 さて次に、要求されたＭＭ中におけるブロックアドレス
をもつブロックデータが、第１バツフアメモリ１５の中
にも、また、第２バツフアメモリ２５の中にも存在しな
い場合には、そのプロ、クアドレスのブロックデータは
、ＭＭから読出されてキャッシ二に転送格納されること
になるが、本実施例におけるキャッシュへの転送格納は
以下のように行なわれる。 第２図は、本実施例のキャッジ−への転送格納に関係す
る制御を示すためのブロック図である。 以下主として第２図を参照して転送格納の説明をする。 前述のように、読出し要求をされたブロックデータが第
１バツフアメモリ１５の中にも、また第２バツフアメモ
リ２５の中にも存在しない場合には、制御部４０に対し
てヒツトパルスが供給されず、このため制御部４０はこ
のブロックデータをＭＭよシ続出し、これをキャッシュ
忙転送格納する動作を開始する。 さて、要求されたブロックデータのＭＭ中におけるブロ
ックアドレス社前述のようにアドレスレジスタ１１に格
納され、このＣフィールド（カラムアドレス部分）はラ
イン１１０１を介して第１８込制御回路１６に供給され
ている。 ｌ過制御回路１６は各カラムアドレスごとに、該カラム
アドレス中の各ローアドレスにブロックデータが書き込
まれた順番に関する情報を保持しておシ、制御部４０か
ら転送格納の指令を受けると、ライン１１０１を介して
供給されたカラムアドレス中において、最も古く書き込
まれたブロックのローアドレスを、ライン１６０１を介
してアドレスアレイ１２およびバッファメモリ１５に供
給し、読出し転送のローアドレスを指定する。 この結果、指定されたカラムアドレスの中で最も古く書
き込まれたプロ、クデータがｉｌバッファメモリ１５か
ら続出され、ライン１５０１を介して第２バツクアメモ
リ２５に供給される。 同様に、このブロックデータに対応するアドレスアレイ
１２のエントリ（つまりこのブロックデータのＭＭ中に
おけるブロックアドレスのＤフィールド）が続出され、
ライン１２０２を介してアドレス合成器１７に供給され
、ここでライン１１０１を介して供給されるカラムアド
レスと合成されて前記ブロックデータのＭＭ中における
ブロックアドレスとなり、ライン１７００を介して第２
アドレスアレイ２２に供給される。 さて、第２書込制御回路２６は、第２バク７アメモリ２
５に書き込むべきブロックアドレスおよびそれに対応す
る第２アドレスアレイ２２のエントリイアドレスを指定
するが、回路２６の中には、バッファメモリ２５の各プ
ロ、クアドレスに書き込まれたブロックデータの書き込
まれた順番に関する情報を保持しておシ、制御部４０か
ら転送格納の指令を受けると、ライン２６０１を介して
、最も古く曽き込まれたブロックデータのブロックアド
レスを出力し、ライン１５０１を介して供給された前記
ブロックデータを第２バツフアメモリ２５のこのブロッ
クアドレスで指定されるブロックに格納し、また、ライ
ン１７００を介して供給されるこのブロックデータのＭ
Ｍ中におけるブロックアドレスを第２アドレスアレイ２
２の対応するアドレスに格納する。 以上の動作によシ、第１バツフアメモリ１５のこれから
新らしいブロックデータを書き込むべきブロックアドレ
スにあったブロックデータは、第２バツフアメモリ２５
の新らしいブロックデータを書き込むべきブロックアド
レスに転送格納され、それとともにこのブロックデータ
のＭＭ中におけるブロックアドレスが第２アドレスアレ
イ２２の対応するアドレスに書き込まれたことになる。 さて、以上の転送がすむと、次に、制御部４０は、第１
バツフアメモリ１５および第１アドレスアレイ１２に対
する書込みを指令し、この結果、ＭＭから読出されてラ
イン１５００を介してバッファメモリ１５に供給されて
いるブロックデータは、このバッファメモリ１５の、ラ
イン１１０１を介して供給されているカラムアドレスと
、ライン１６０１を介して供給されている前記ローアド
レスで指定されるブロックアドレスに格納される。 同様に、このブロックデータのＭＭ中におけるブロック
アドレスのＤａｙイールトハ、アドレスレジスタ１１の
Ｄフィールドからライン１１０３を介して第１アドレス
アレイ１２に供給され、これは第１アドレスアレイ１２
の中の前述のブロックアドレスに対応するアドレスに書
き込まれる。 以上の動作によシ、読出し要求を受けたブロックデータ
が第１バ、ファメモリ１５の中にもまた第２バツフアメ
モリ２５の中にも存在しない場合には（？まシキャシュ
の中に存在しない場合には）、このブロックデータはＭ
Ｍの指定されたブロックアドレスから直接読出され、セ
ットアソシアティブ方式で制御される第１バツフアメモ
リ１５の中の指定され九カラムアドレスの中の、新ブロ
ツクデータを書き込むべきローアドレスに書き込まれて
このバッファメモリ１５を更新し、それとともにこれに
対応してアドレスアレイ１２の内容も更新されるが、こ
れらの更新に先だって、第１バツフアメモリ１５の中の
この更新されるべきブロックアドレスに格納されていた
もとのブロックデータは、アソシアティブ方式で制御さ
れる第２バツフアメモリ２５の中の、新ブロツクデータ
を■き込むべきブロックアドレスに転送格納され、また
、これに対応して第２アドレスアレイ２２の必要な更新
が行なわれる。 この結果、第１バツフアメモリ１５の中の各ブロックデ
ータは更新に際して直ちにキャッシュから追出されるこ
となく、いったん第２バツフアメモ！７２５に転送格納
され、自己の更新の順番がくるまでそこに保持される。 この結果、第１バツフアメモリ１５の中の更新要求が頻
繁に行なわれるカラムのブロックデータはど、第２バツ
フアメモ！７２５に格納保持される確率が高くなる。こ
れはセットアソシアティブ方式で制御されるキャッシ二
のロー数を、更新要求の頻度に応じて、各カラムごとに
ダイナミックに変化させ、この更新要求の８度に適応さ
せているのと等価になる。この結果、各カラムの使用頻
度の不均一にもとすくセットアソシアティブ方式の効率
低下を改善し、また、アソシアティブ方式で動作する部
分については、比較的少数のブロックを設けるだｋ）で
上述の効果を発揮できるので、比較回路の数が非現実的
に多くなるというアソシアティブ方式の欠点も避けるこ
ともできる。 しかも本実施例によると、セットアソシアティブ方式お
よびアソシアティブ方式で従来用いられている回路を殆
んどそのまま使用し、僅かのハードウェアの変便追加に
よって上述の効果を達成できる。 なお、上述の実施例においては、説明を分シ易くするた
めにアドレス合成器１７が示されているが、実際にはミ
ライン１１０１の出力とライン１２０２の出力とを並列
に第２アドレスアレイ２２に供給し、第２アドレスアレ
イ２２中で両者が合成格納されるようにすればよく、外
部に特別な合成器を用いなくてもよい。 また、上述の実施例において、第１バツフアメモリ１５
および第１アドレスアレイ１２のロー数Ｒは複数として
説明したが、勿ｋｌでもよいに、の場合には一般にセッ
トアソシアティブ方式のかわシにコングルエンド方式と
称される）。 また、本実施例においては、第１対込制御回路１６およ
び第２１込制御回路２６によるリプレースメントアルゴ
リズムとしてＦＩＦＯ（最も過去に噛：き込まれたブロ
ックデータを更新する夕方式％式％ ｎｔｌｙ　Ｕｓｅｄ　：最も以前参照されたブロックデ
ータを更新する）方式、あるいは従来知られているその
他の方式を用いてもよい。また、第１書込制御回路１６
と、第２書込制御回路２６とにそれぞれ異なるリプレー
スメントアルゴリズムを用いることもできる。 また、上述の実施例の説明においては、簡単にするため
キャッシュからの読出し要求が、プロ。 クアドレスによってブロックデータの単位でなされるよ
うに説明したが、一般には、ブロックアドレス中のワー
ドアドレスまで指定されてワード単位で読出し要求が起
シ、実際に中ヤッシュからはワード単位の読出しが行な
われる。そし°Ｃ要求されたワードアドレスを含むブロ
ックのブロックデータがキャッジ−に存在しない場合に
このブロックデータの単位でＭＭからのデータ転送が行
なわれ、キャッジ−の更新がなされる。しかしこれは本
実施例に対する上述の説明に本質的な差異を生じないこ
とは明らかであろう。 以上述べたように本発明によると、比較的簡単なハード
ウェアを用いて、セ、トアソシアティプ方式とアソシア
ティブ方式の弱点を互いに相補ないあい、それぞれの特
徴を発揮した緩衝記憶制御装置を提供することができる
。 これによりキャッジ−の効率向上を達成できる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示すプロ、り
図である。 図において、 １１・・・・・・第１アドレスレジスタ、１２・旧・・
第１アドレスアレイ、１３−１〜１３−几・・団・第１
比較回路、１４・・・・・・第１一致検出回路、１５・
・・・・・第１バツフアメモリ、１６・・団・第１宵込
制御回路、１７・・・・・・アドレス合成器、２１・・
・・・・第２アドレスレジスタ、２２・・・・・・第２
アドレスアレイ、２３−１〜２３−Ｋ・・団・第２比較
回路、２４・・・・・・第２一致検出回路、２５・・・
・・・第２バツフアメモリ、２６・・・・・・第２書込
制御回路、３ｏ・・・・・・データレジスタ、４０・・
・・・・制御部。 ２１　第　２　図

Claims (1)

【特許請求の範囲】
1. セットアソシアティブ方式で制御される第１緩衝記憶装
   置と、アソシアティブ方式で制御される第２緩衝記憶装
   置と、緩衝記憶装置へのデータ転送に際し前記第１緩衝
   記憶装置に格納されたデータの置換えが必要になった場
   合に、それまで前記第１緩衝記憶装置中に格納されてい
   たデータを前記第２緩衝記憶装置に転送格納するように
   制御することを特徴とする緩衝記憶制御装置。