JPS6086918A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS6086918A JPS6086918A JP19404883A JP19404883A JPS6086918A JP S6086918 A JPS6086918 A JP S6086918A JP 19404883 A JP19404883 A JP 19404883A JP 19404883 A JP19404883 A JP 19404883A JP S6086918 A JPS6086918 A JP S6086918A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- output
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタル信号を奇数次に分周する分周回路に関
する。
する。
デジタル回路ではクロック信号をカウンタにより分周し
、低周波信号に変換することが多く行われている。この
とき、偶数次の分周は例えば２ｎ分周を行う場合には先
ずｎ分周を行い次いでこれを１／２分周すれば容易にデ
ユーティ比１：１の２ｎ分周信号を得ることができる。
、低周波信号に変換することが多く行われている。この
とき、偶数次の分周は例えば２ｎ分周を行う場合には先
ずｎ分周を行い次いでこれを１／２分周すれば容易にデ
ユーティ比１：１の２ｎ分周信号を得ることができる。
一方、奇数次の分周の場合は、分周を行うタイミングの
取り方に工夫を要し比較的困難である。
取り方に工夫を要し比較的困難である。
一方、分周された出力信号のデユーティ比が１：１でな
い場合、デユーティの狭部外は高周波成分を含んでいる
ため、回路的には高周波の扱いとなり、分周回路後段の
回路設計が難しくなる。また例えばＰＬＬ回路を構成す
る場合、イクスクルーシプ・オアタイプの位相比較器を
用いた３局合、入力信号のデユーティ比がｌ：１でない
ときは、オフセットを生じてしまい、適正なフェーズロ
ックが実現されない。このようにクロック信号を分周し
た場合、そのデユーティ比をｌ：１とする必要性は一般
に非常に高いものである。
い場合、デユーティの狭部外は高周波成分を含んでいる
ため、回路的には高周波の扱いとなり、分周回路後段の
回路設計が難しくなる。また例えばＰＬＬ回路を構成す
る場合、イクスクルーシプ・オアタイプの位相比較器を
用いた３局合、入力信号のデユーティ比がｌ：１でない
ときは、オフセットを生じてしまい、適正なフェーズロ
ックが実現されない。このようにクロック信号を分周し
た場合、そのデユーティ比をｌ：１とする必要性は一般
に非常に高いものである。
従来クロック信号入力を奇数次に分周（１／（２ｎ＋
１ ） ； ｎは整数）シ、かっ分周信号のデユーティ
比を１：ｌとするためには下記のような方法がとられて
いた。すなわち、まずクロック信号大刀を所望の分局を
果すために必要とされる段数のカウンタ回路を備えた分
周器に入力する。そしてリセット回路と一致パルス発生
回路とを用意し前記分周器の各段のカウンタ回路の分周
出力に７９ｒ定の論理的演算を施すことにより、クロッ
ク信号の（２ｎ＋１）カウント目に相当するタイミング
で前記カウンタ回路のそれぞれをリセットするリセット
信号を得、かつ（ｎ＋１／２）カウント目に相当するタ
イミングで発生す゛るパルス信号を得る。これらリセッ
ト信号とパルス信号をＲＳＳフリラグフロップ入力する
ことにより、その出力としてデユーティ比に１のｌ／（
２ｎ＋１）分周信号を得ていた。
１ ） ； ｎは整数）シ、かっ分周信号のデユーティ
比を１：ｌとするためには下記のような方法がとられて
いた。すなわち、まずクロック信号大刀を所望の分局を
果すために必要とされる段数のカウンタ回路を備えた分
周器に入力する。そしてリセット回路と一致パルス発生
回路とを用意し前記分周器の各段のカウンタ回路の分周
出力に７９ｒ定の論理的演算を施すことにより、クロッ
ク信号の（２ｎ＋１）カウント目に相当するタイミング
で前記カウンタ回路のそれぞれをリセットするリセット
信号を得、かつ（ｎ＋１／２）カウント目に相当するタ
イミングで発生す゛るパルス信号を得る。これらリセッ
ト信号とパルス信号をＲＳＳフリラグフロップ入力する
ことにより、その出力としてデユーティ比に１のｌ／（
２ｎ＋１）分周信号を得ていた。
上記の従来の方法に従い具体的に構成された分周回路を
１／１３分周を行う場合を例とし図面を用いて説明する
。
１／１３分周を行う場合を例とし図面を用いて説明する
。
第１図に示す１／１３分周回路（少は、クロック信号０
υを入力とする５段構成の１／２力ウンタ回路＋ＩＩ〜
（５）、クロック信号ｆｌｕ）の１３カウント目に相当
するタイミングでリセット（Ｍ号（Ｉ７１を出力するリ
セット回路（６）、クロック信号（１υの６８５カウン
ト目に相当するタイミングでパルス信号（ＩＩｌ！ｌを
出力する一致パルス発生回路（力、リセット信号ａｎ、
パルス侶号舖を入力とするＲＳＳフリラグフロップ８）
より構成される。ここで１／２力ウンタ回路（１）〜（
５）のそれぞれは、ＣＫ端子をクロック信号入力端子と
し、Ｒ端子にＨ”状態の信号が供給され１４時点でリセ
ットされ、Ｑ端子にＬ”状態の信号を出力するものであ
る。また第２図には、クロック信号ｆｌｌ＋、１／２力
ウンタ回路（１）〜（５）の各段の出力（１２１〜（旧
、リセット信号０ηパルス信号１１８１．ＲＳフリップ
フロ・・グ（８）の出力であるｌ／１３分周信号四の各
信号波形図を示す。
υを入力とする５段構成の１／２力ウンタ回路＋ＩＩ〜
（５）、クロック信号ｆｌｕ）の１３カウント目に相当
するタイミングでリセット（Ｍ号（Ｉ７１を出力するリ
セット回路（６）、クロック信号（１υの６８５カウン
ト目に相当するタイミングでパルス信号（ＩＩｌ！ｌを
出力する一致パルス発生回路（力、リセット信号ａｎ、
パルス侶号舖を入力とするＲＳＳフリラグフロップ８）
より構成される。ここで１／２力ウンタ回路（１）〜（
５）のそれぞれは、ＣＫ端子をクロック信号入力端子と
し、Ｒ端子にＨ”状態の信号が供給され１４時点でリセ
ットされ、Ｑ端子にＬ”状態の信号を出力するものであ
る。また第２図には、クロック信号ｆｌｌ＋、１／２力
ウンタ回路（１）〜（５）の各段の出力（１２１〜（旧
、リセット信号０ηパルス信号１１８１．ＲＳフリップ
フロ・・グ（８）の出力であるｌ／１３分周信号四の各
信号波形図を示す。
リセット回路（６）を構成するＭ■ゲートには、信号（
１υの１３カウント目でリセット信号０ηを出力するよ
うに、カウンタ回路出力！Ｉａ 、 ＋＋３１ 、 ＋
＋５）およびカウンタ回路出力Ｈ，（Ｉｓの双方を反転
させたものが入力される。これら人力信号のＭ［Ｆ］を
とれば、第２図（ｇ）の信号波形図より明らかなように
リセット信号αηはクロック信号（ｌυの１３カウント
に相当するタイミングで発生することになる。このリセ
ット信号ａｎによりカウンタ回路（１）〜（５）をリセ
ットすることにより、カウンタ回路（５）の出力（１６
１は１／１３分周された信号となる。しかしながら、こ
の出力（１６１は第２図（ｆ）に示す如く、デー−ティ
比１：１２の１／１３分周信号であるため、これをその
ままデユーティ比１：１の１／１３分周信号として採用
することはできない。そこで一致・・・・ス発生回’Ｉ
Ｉ（７）によりクロック信号０１１の６．５カウント目
に相当するタイミングでパルス信号１１ｇを得、これと
リセット信号（Ｉｎとの双方をＲＳフリップフロップ（
８）に入力し、これらよりデユーティ比１：１の１／１
３分周信号鱈を得ている。一致パルス発生回路（力を構
成する翫ゲートには、クロック信号０υ、カウンタ回路
出力＋＋２） 、 ０４１のそれぞれを反転させたもの
とカウンタ回路出力ｆ１３１ 、 （１５１が入力され
る。これらの入力イミノジで発生するパルス信号（１１
１０を得ることができる。
１υの１３カウント目でリセット信号０ηを出力するよ
うに、カウンタ回路出力！Ｉａ 、 ＋＋３１ 、 ＋
＋５）およびカウンタ回路出力Ｈ，（Ｉｓの双方を反転
させたものが入力される。これら人力信号のＭ［Ｆ］を
とれば、第２図（ｇ）の信号波形図より明らかなように
リセット信号αηはクロック信号（ｌυの１３カウント
に相当するタイミングで発生することになる。このリセ
ット信号ａｎによりカウンタ回路（１）〜（５）をリセ
ットすることにより、カウンタ回路（５）の出力（１６
１は１／１３分周された信号となる。しかしながら、こ
の出力（１６１は第２図（ｆ）に示す如く、デー−ティ
比１：１２の１／１３分周信号であるため、これをその
ままデユーティ比１：１の１／１３分周信号として採用
することはできない。そこで一致・・・・ス発生回’Ｉ
Ｉ（７）によりクロック信号０１１の６．５カウント目
に相当するタイミングでパルス信号１１ｇを得、これと
リセット信号（Ｉｎとの双方をＲＳフリップフロップ（
８）に入力し、これらよりデユーティ比１：１の１／１
３分周信号鱈を得ている。一致パルス発生回路（力を構
成する翫ゲートには、クロック信号０υ、カウンタ回路
出力＋＋２） 、 ０４１のそれぞれを反転させたもの
とカウンタ回路出力ｆ１３１ 、 （１５１が入力され
る。これらの入力イミノジで発生するパルス信号（１１
１０を得ることができる。
上記において、リセット信号ａ７）、ノ＜ルス信号（喝
は、クロック信号０υ、各段のカウンタ回路出力（ＩＺ
〜ａＱを適宜選択し論理的演算を施すことにより得てい
るが、この選択、演算の方法は第２図の信号波形図に表
わされた各種信号のタイミングを検討することにより容
易に決定されるものである。
は、クロック信号０υ、各段のカウンタ回路出力（ＩＺ
〜ａＱを適宜選択し論理的演算を施すことにより得てい
るが、この選択、演算の方法は第２図の信号波形図に表
わされた各種信号のタイミングを検討することにより容
易に決定されるものである。
上述の例では１／１３分周を例としたが、任意の奇数次
の分局比における分周回路も第１図に示しだものと同様
の構成により実現される。しかしながら、従来の方法に
従った場合には特に分周比が増大してへたときに、第１
図中のほぼ同様の構成によるリセット回路（６）、一致
パルス発生回路（力の回路規模は飛躍的に増大してしま
う。これにより分周回路を高速で動作なせようとすると
素子数が膨大なためにディレィの影響が顕著となり誤動
作をきたす結果となる。
の分局比における分周回路も第１図に示しだものと同様
の構成により実現される。しかしながら、従来の方法に
従った場合には特に分周比が増大してへたときに、第１
図中のほぼ同様の構成によるリセット回路（６）、一致
パルス発生回路（力の回路規模は飛躍的に増大してしま
う。これにより分周回路を高速で動作なせようとすると
素子数が膨大なためにディレィの影響が顕著となり誤動
作をきたす結果となる。
本発明は上記の問題点に鑑み、回路規模の縮小された分
周回路を提供することを目的とする。
周回路を提供することを目的とする。
本発明の分周回路は、複数段のカウンタ回路によ抄構成
される分局器とこの分周器出力を１／２分周して所望の
分周１ぎ号を出力するｌ／２力ウンタ回路と、ひとつの
リセット回路とにより構成されている。ここで前記リセ
ット回路は入カグジタル信号（クロック信号）の（ｎ＋
１）カウント目と（Ｈ＋１／２）カウント目にリセット
信号を交互に出力するものであり、これにより１７２力
ウンタ回路出力はｌ：ｌのデジーティ比を有する１／（
ｚｎ＋１）分局信号となる。
される分局器とこの分周器出力を１／２分周して所望の
分周１ぎ号を出力するｌ／２力ウンタ回路と、ひとつの
リセット回路とにより構成されている。ここで前記リセ
ット回路は入カグジタル信号（クロック信号）の（ｎ＋
１）カウント目と（Ｈ＋１／２）カウント目にリセット
信号を交互に出力するものであり、これにより１７２力
ウンタ回路出力はｌ：ｌのデジーティ比を有する１／（
ｚｎ＋１）分局信号となる。
第３図に本発明の一実施例に係る分周回路の構成図を示
す。図においては、先の例と同様に１／１３分周信号を
得るだめの分周回路を例示しである。
す。図においては、先の例と同様に１／１３分周信号を
得るだめの分周回路を例示しである。
分周回路（ｌ（ト）はデジタル信号霞を入力とする４段
構成のカウンタ回路用〜Ｇ９からなる分周器性と、この
分周器ｊ３１の出力信号６つをｌ／２分周し１／１３分
周信号σＱを出力する１／２力ウンタ回路（ｌｉ４）と
、前記デジタル信号り；埼ならびに分周器＋８１を構成
するカウンタ回路−〜舷ヤの各出力を入力とし第１．第
２のリセットパルスσ噛、（７〜を交互に出力するりセ
ット回路偏とから構成される。Ｐ８４図には上記デジタ
ル信号（へ）、各カウンタ回路−）〜虹９の出力信号の
６）〜（６９１，１／２力ウンタ回路（財）の出力信号
であるｌ／１３分周信号σｏｊ、＋）セット回路（７４
の出力するリセット信号ｑυ（リセット信号（７１、Ｃ
Ｉ４ ）の各信号波形図を示した。
構成のカウンタ回路用〜Ｇ９からなる分周器性と、この
分周器ｊ３１の出力信号６つをｌ／２分周し１／１３分
周信号σＱを出力する１／２力ウンタ回路（ｌｉ４）と
、前記デジタル信号り；埼ならびに分周器＋８１を構成
するカウンタ回路−〜舷ヤの各出力を入力とし第１．第
２のリセットパルスσ噛、（７〜を交互に出力するりセ
ット回路偏とから構成される。Ｐ８４図には上記デジタ
ル信号（へ）、各カウンタ回路−）〜虹９の出力信号の
６）〜（６９１，１／２力ウンタ回路（財）の出力信号
であるｌ／１３分周信号σｏｊ、＋）セット回路（７４
の出力するリセット信号ｑυ（リセット信号（７１、Ｃ
Ｉ４ ）の各信号波形図を示した。
分周器吸に供給されたデジタル信号−は、分周器・ａ内
の各カウンタ回路１〜Ｉ３）により順次１７２分周され
る。分周器列の出力する分周信号（に９はｌ／２力ウン
タ回路（圓に供給され、最終的ＶＣ分周信号σ０として
出力される。これらカウンタ１６０）〜（６３）の各段
における出力信号−〜（６俤はデジタル信号（１慢なら
びに分周信号四と共にリセット回路■に供給さに相当す
るタイミングで発生するリセット信号（７噂とこのリセ
ット信号ａ、ヤにより分周器１８（力をリセットした後
、改めてデジタル信号修；９の７カウント目に相当する
タイミングで発生する第２のリセット信号σ荀とを交互
に出力する。このような動作を行うだめのリセット回路
（７２で施される論理的演ηは、４ −１ 第会図にボ１７だ信号波形図を参照し検討−ｒることに
より容易に決定することができる。
の各カウンタ回路１〜Ｉ３）により順次１７２分周され
る。分周器列の出力する分周信号（に９はｌ／２力ウン
タ回路（圓に供給され、最終的ＶＣ分周信号σ０として
出力される。これらカウンタ１６０）〜（６３）の各段
における出力信号−〜（６俤はデジタル信号（１慢なら
びに分周信号四と共にリセット回路■に供給さに相当す
るタイミングで発生するリセット信号（７噂とこのリセ
ット信号ａ、ヤにより分周器１８（力をリセットした後
、改めてデジタル信号修；９の７カウント目に相当する
タイミングで発生する第２のリセット信号σ荀とを交互
に出力する。このような動作を行うだめのリセット回路
（７２で施される論理的演ηは、４ −１ 第会図にボ１７だ信号波形図を参照し検討−ｒることに
より容易に決定することができる。
本実施例では具体的には、デジタル信号（（；９と分局
信号σ〔、第１段カウンタ回路ｆｆ１Ｏ）の出力（８号
（６（９と分局信号（７０１、第２段カウンタ回路ｆｉ
ｌ）の出力信号（６７）を反転させたものと分周信号ｆ
ｆＯ＋のそれぞれの杉ト他的論和をと９、これらの結果
と第３段カウンタ回路（６２）の出カイぎ号（に（至）
を反転させたものお上び分周器−８０）の出力信号（［
Ｉ９）との論理積をとることにより＾ｆ［己すセソトイ
ａ号（ｒ：ｓ）、 ｔ’／４１を得ている。このＩＪ
−１：： 、ノト信号（７３＋ 、 Ｃ７１４）により
分周器！８ｆｌ） ノ各カウンタ回路ｆ！１ｌｌ） 〜
ｆＧ３１をリセットすることにより、分周器１８０）の
出カ信号（６９１＆よ、第４図（４）に示す如く、デジ
タル信号（（）ツを１／６分周、ｌ／７分周したノくル
ス信号（６９ａ ） 。
信号σ〔、第１段カウンタ回路ｆｆ１Ｏ）の出力（８号
（６（９と分局信号（７０１、第２段カウンタ回路ｆｉ
ｌ）の出力信号（６７）を反転させたものと分周信号ｆ
ｆＯ＋のそれぞれの杉ト他的論和をと９、これらの結果
と第３段カウンタ回路（６２）の出カイぎ号（に（至）
を反転させたものお上び分周器−８０）の出力信号（［
Ｉ９）との論理積をとることにより＾ｆ［己すセソトイ
ａ号（ｒ：ｓ）、 ｔ’／４１を得ている。このＩＪ
−１：： 、ノト信号（７３＋ 、 Ｃ７１４）により
分周器！８ｆｌ） ノ各カウンタ回路ｆ！１ｌｌ） 〜
ｆＧ３１をリセットすることにより、分周器１８０）の
出カ信号（６９１＆よ、第４図（４）に示す如く、デジ
タル信号（（）ツを１／６分周、ｌ／７分周したノくル
ス信号（６９ａ ） 。
（６９ｂ）が交互に連続したものとなっている。そして
リセソトイＡ号（７：ｊ 、 （Ｉ４１の発生タイミン
グ力エデジタ６に ルイ四号６５１の４Ｓ＝４カウント目および７カウント
目であることにより、これら１／６分周信号（６９ａ）
。
リセソトイＡ号（７：ｊ 、 （Ｉ４１の発生タイミン
グ力エデジタ６に ルイ四号６５１の４Ｓ＝４カウント目および７カウント
目であることにより、これら１／６分周信号（６９ａ）
。
１／７分周信号（６９ｂ）の立下り間の間隔はデジタか
って、この分周器頓の出力信号−を１／２力ウンタ回路
（６４）に供給し、その立下りのタイミングで１／２分
周することにより、１／２力ウンタ回路（財）の出力信
号（７０）としてはデユーティ比ｌ：１の１／１３分周
侶号が得られることになる。
って、この分周器頓の出力信号−を１／２力ウンタ回路
（６４）に供給し、その立下りのタイミングで１／２分
周することにより、１／２力ウンタ回路（財）の出力信
号（７０）としてはデユーティ比ｌ：１の１／１３分周
侶号が得られることになる。
なお、リセット回路肱においてデジタル信号−と１／２
力ウンタ回路＋６４）の出力ｔ／Ｉの排他的論理和をと
ることを省略した場合には、リセット信号はデジメソレ
信号（１４ωの６カウント目と７カウント目に交互に出
力される。Ｃの結果１／２力ウンタ回路（財）の出力（
７０）はデユーティ比６：７の１／１３分周信号となる
。このとき、デユーティ比は６：７であり、ｌ：１とは
なっていないが、この構成により分局比を高めた場合に
は、デユーティ比はほぼ１：１と見做すことができ、か
つ第３図に示す分周回路組よりは回路規模を縮小するこ
とができるため翁力である。
力ウンタ回路＋６４）の出力ｔ／Ｉの排他的論理和をと
ることを省略した場合には、リセット信号はデジメソレ
信号（１４ωの６カウント目と７カウント目に交互に出
力される。Ｃの結果１／２力ウンタ回路（財）の出力（
７０）はデユーティ比６：７の１／１３分周信号となる
。このとき、デユーティ比は６：７であり、ｌ：１とは
なっていないが、この構成により分局比を高めた場合に
は、デユーティ比はほぼ１：１と見做すことができ、か
つ第３図に示す分周回路組よりは回路規模を縮小するこ
とができるため翁力である。
以上に述べてきた本発明の一実施例に係る１／１３分周
回路血を基に、分局比１／（２ｎ＋１）の分周回路を一
般化して考えれば、まず、分周器Ｕとしては次式を満た
すＸ段のカウンタ回路を縦続接続した構成のものを用意
し、 ２Ｘ−１＜ Ｋ ＜ ２ｘ、 １／に＝１／ （２ｎ＋
１ ） ：分周比この分局器輸をリセットするリセット
回路（７２としては、デ・ジタル信号（（鋤の（ｎ＋ｌ
／２）カウント目と（ｎ＋１）カウント目にＡ月当する
タイミングでリセット信号（７３１、ｆｆ４） ？出力
するものを用意すればよい。
回路血を基に、分局比１／（２ｎ＋１）の分周回路を一
般化して考えれば、まず、分周器Ｕとしては次式を満た
すＸ段のカウンタ回路を縦続接続した構成のものを用意
し、 ２Ｘ−１＜ Ｋ ＜ ２ｘ、 １／に＝１／ （２ｎ＋
１ ） ：分周比この分局器輸をリセットするリセット
回路（７２としては、デ・ジタル信号（（鋤の（ｎ＋ｌ
／２）カウント目と（ｎ＋１）カウント目にＡ月当する
タイミングでリセット信号（７３１、ｆｆ４） ？出力
するものを用意すればよい。
こうすることにより、１／２力ウンタ回路（６４１から
はデユーティ比ｌ：１の１７（２ｎ＋１）分周信号力Ｉ
出力される。
はデユーティ比ｌ：１の１７（２ｎ＋１）分周信号力Ｉ
出力される。
また、上記リセット信号（′ｒ（資）、 ＋７４１の発
生タイミングをデジタル１菖号（１８■のｎカウント目
と（ｎ＋１）カウント目に設定すれば１／２力ウンタ回
路（６４）力１らはデユーティ比ｎ：（ｎ＋１）の１／
（２ｎ＋１）分周信号が出力されることになる。先にも
触れたように分周化が大きくなった場合には、このデユ
ーティ比ｎ：（ｎ＋１）は１：１に漸近し、実用上はデ
ユーティ比１：１の分周信号としてＰＩら支障なく用い
ることができる。
生タイミングをデジタル１菖号（１８■のｎカウント目
と（ｎ＋１）カウント目に設定すれば１／２力ウンタ回
路（６４）力１らはデユーティ比ｎ：（ｎ＋１）の１／
（２ｎ＋１）分周信号が出力されることになる。先にも
触れたように分周化が大きくなった場合には、このデユ
ーティ比ｎ：（ｎ＋１）は１：１に漸近し、実用上はデ
ユーティ比１：１の分周信号としてＰＩら支障なく用い
ることができる。
従来の分周回路においては、第１図に示したようにほぼ
同一の構成をとるリセット回路、一致／くルス発生回路
のふたつが必要とされていた。これらの回路規模は高い
分局比の分周回路を構成しようとした場合、飛躍的に増
大し、分周回路の大半を占めることとなる。これに比べ
本発明による分周回路によれば、従来における一致ノく
ルス発生回路をリセット回路とは別に設ける必要がなく
、大幅な回路規模の縮小をはかることができる。壕だこ
れにより回路動作の安定性は向上し、回路のファンアウ
トが減少するため高速動作が可能となる。
同一の構成をとるリセット回路、一致／くルス発生回路
のふたつが必要とされていた。これらの回路規模は高い
分局比の分周回路を構成しようとした場合、飛躍的に増
大し、分周回路の大半を占めることとなる。これに比べ
本発明による分周回路によれば、従来における一致ノく
ルス発生回路をリセット回路とは別に設ける必要がなく
、大幅な回路規模の縮小をはかることができる。壕だこ
れにより回路動作の安定性は向上し、回路のファンアウ
トが減少するため高速動作が可能となる。
第１図は従来の分周回路の構成図、第２図は従来の分周
回路の各部における出力信号の信号波形図、第３図は本
発明の一実施例に係る分周回路の構成図、第４図は本発
明の一実施例に係る分周回路の各部における出力信号の
信号波形図。 ［０１、１１） 、佑の、 １５：１１・・・カウンタ
回路、６滲・・・１／２力ウンタ回路、 ＋＋ｉ！９・
・・デジタル信号、（７０１・・・分周信号、συ・・
・リセット信号、＠・・・リセット回路、殻・・・分周
器、四・・・分周回路。 代理人 弁理士 則 近 憲 佑 （ほか１名）
回路の各部における出力信号の信号波形図、第３図は本
発明の一実施例に係る分周回路の構成図、第４図は本発
明の一実施例に係る分周回路の各部における出力信号の
信号波形図。 ［０１、１１） 、佑の、 １５：１１・・・カウンタ
回路、６滲・・・１／２力ウンタ回路、 ＋＋ｉ！９・
・・デジタル信号、（７０１・・・分周信号、συ・・
・リセット信号、＠・・・リセット回路、殻・・・分周
器、四・・・分周回路。 代理人 弁理士 則 近 憲 佑 （ほか１名）
Claims (3)
- （１）複数のカウンタ回路を縦続接続してなり入力され
るデジタル信号を分周する分局器と、この分局器の出力
を１／２に分周する１／２力ウンタ回路と、前記複数の
カウンタ回路の各段の分周出力ならびに前記１／２力ウ
ンタ回路の分周出力とを入力としこれらに論理的演算を
施すことにより前記デジタル信号の！カウント目に相当
するタイミングで前記複数のカウンタ回路をリセットす
る第１のリセット信号を、次いでリセット後改めて前記
デジタル信号のｍ（［〆ｍ）カウント目に相当するタイ
ミングで第２のリセット信号をそれぞれ交互に継続して
出力するリセット回路とを備え、前記１／２力ウンタ回
路の分周出力として前記デジタル信号の奇数次の分局信
号を得ることを特徴とする分周回路。 - （２）ｌカウント目、ｍカウント目のいずれか一方が（
ｎ＋１／２）カウント目であり、他方が（ｎ＋１）カウ
ント目であｐ、１／２力ウンタ回路の分周出力はデユー
ティ比ｌ：１の１／（２ｎ＋１）分周信号であることを
特徴とする特許請求の範囲第１項記載の分周回路。 - （３）ｌカウント目、ｍカウント目のいずれか一方がｎ
カウント目であり、他方が（ｎ＋１）カウント目であり
、１／２力ウンタ回路の分周出力はデユーティ比ｎ＋（
ｎ＋１）の１／（２ｎ＋１）分周信号であることを特徴
とする特許請求の範囲第１項記載の分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19404883A JPS6086918A (ja) | 1983-10-19 | 1983-10-19 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19404883A JPS6086918A (ja) | 1983-10-19 | 1983-10-19 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086918A true JPS6086918A (ja) | 1985-05-16 |
Family
ID=16318072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19404883A Pending JPS6086918A (ja) | 1983-10-19 | 1983-10-19 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
-
1983
- 1983-10-19 JP JP19404883A patent/JPS6086918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| US5261081A (en) | Sequence control apparatus for producing output signals in synchronous with a consistent delay from rising or falling edge of clock input signal | |
| JP2853894B2 (ja) | 分周回路及びパルス信号作成回路 | |
| US4700350A (en) | Multiple phase CRC generator | |
| EP0131233B1 (en) | High-speed programmable timing generator | |
| US6489817B1 (en) | Clock divider using positive and negative edge triggered state machines | |
| KR100313255B1 (ko) | 디지털주파수체배기용조합지연회로 | |
| US5335253A (en) | Non-integral frequency division using regulated digital divider circuits | |
| JPS6086918A (ja) | 分周回路 | |
| JPH05506757A (ja) | 同期デジタルクロック用スケーラ | |
| CN109787619B (zh) | 多相位时钟产生电路 | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| KR200164990Y1 (ko) | 50% 듀티의 홀수분주기 | |
| JP2530663B2 (ja) | 分周回路 | |
| JPS61140221A (ja) | タイミング発生回路 | |
| JPH0277914A (ja) | 多相クロック発生回路 | |
| JP2621205B2 (ja) | 分周回路 | |
| JPH01133416A (ja) | 分周回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPS62191910A (ja) | クロツク制御方式 | |
| JPH03186912A (ja) | クロック信号選択回路 | |
| JPH04115623A (ja) | クロック分周回路 | |
| JPH01157616A (ja) | 同期式リングカウンタ | |
| JPS62110323A (ja) | 周波数−ディジタル変換回路 |