JPS6080348A - オフセツト補償回路 - Google Patents
オフセツト補償回路Info
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- JPS6080348A JPS6080348A JP58188214A JP18821483A JPS6080348A JP S6080348 A JPS6080348 A JP S6080348A JP 58188214 A JP58188214 A JP 58188214A JP 18821483 A JP18821483 A JP 18821483A JP S6080348 A JPS6080348 A JP S6080348A
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- Japan
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- offset
- circuit
- signal
- voltage
- offset compensation
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/062—Setting decision thresholds using feedforward techniques only
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- Engineering & Computer Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Interface Circuits In Exchanges (AREA)
- Amplifiers (AREA)
- Bidirectional Digital Transmission (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は既存の電話加入者線を用いた２線式デジタル加
入者線伝送装置の受信部等で発生するオフセットを相殺
するオフセット補償回路に関する。
入者線伝送装置の受信部等で発生するオフセットを相殺
するオフセット補償回路に関する。
現在、電話の加入者線を用いてデジタル通信を行い、サ
ービスの拡大を行うシステムが確立しつつある。既存の
加入者線を用いてデジタル伝送を行う方式として、バー
スト状にデジタル信号を伝送し時分ＷＩｌで送受信を行
う２線式デジタル加入者線伝送方式（ピンポン伝送方式
）と呼ばれるものがある。加入者線を用いてデジタル伝
送を行うと、伝送路により信号が波形歪を受ける。この
ため、２線式デジタル加入者線伝送装置の受信部には線
路等化器等の回路が必要となる。また、装置を小形化す
るために、線路等化器等の回路をＭＯＳ（Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）プロセスを
用いてＬＳＩ（大規模集積回路）で構成することが行わ
れるが、ここで問題となることは、ＬＳＩ内の能動素子
で発生する直流オフセットである。線路等化器等によ９
等化された受信信号は、信号識別回路に人力され、この
識別回路でｒｌｊ、ｒｏｊ（バイポーラ信号の場合はｒ
ｌＪ 、ｒＯＪ 、ｒ−ＩＪ）の判定が行われるが、識
別回路の入力に等化器等で発生したオフセットがあると
、識別回路が誤判定をする可能性がある。このため、識
別回路の前段にオフセット補償回路が必要となる。
ービスの拡大を行うシステムが確立しつつある。既存の
加入者線を用いてデジタル伝送を行う方式として、バー
スト状にデジタル信号を伝送し時分ＷＩｌで送受信を行
う２線式デジタル加入者線伝送方式（ピンポン伝送方式
）と呼ばれるものがある。加入者線を用いてデジタル伝
送を行うと、伝送路により信号が波形歪を受ける。この
ため、２線式デジタル加入者線伝送装置の受信部には線
路等化器等の回路が必要となる。また、装置を小形化す
るために、線路等化器等の回路をＭＯＳ（Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）プロセスを
用いてＬＳＩ（大規模集積回路）で構成することが行わ
れるが、ここで問題となることは、ＬＳＩ内の能動素子
で発生する直流オフセットである。線路等化器等によ９
等化された受信信号は、信号識別回路に人力され、この
識別回路でｒｌｊ、ｒｏｊ（バイポーラ信号の場合はｒ
ｌＪ 、ｒＯＪ 、ｒ−ＩＪ）の判定が行われるが、識
別回路の入力に等化器等で発生したオフセットがあると
、識別回路が誤判定をする可能性がある。このため、識
別回路の前段にオフセット補償回路が必要となる。
以下説明を簡略化するため、受信信号はバイポーラ信号
とし、補償すべきオフセットを発生する能動素子回路を
線路等比容と称する。
とし、補償すべきオフセットを発生する能動素子回路を
線路等比容と称する。
従来、線路等化器のオフセットを除去する手段として、
送信時に積分器を用いてオフセット量を蓄積し、蓄積さ
れたオフセット量を後段で差引く構成がある。
送信時に積分器を用いてオフセット量を蓄積し、蓄積さ
れたオフセット量を後段で差引く構成がある。
第１図は従来のオフセット補償回路を用いた２線式デジ
タル加入者線伝送装置の受信部を示すブロック図であり
、線路等化器１と、オフセット補償回路２と、識別回路
３とから構成される。さらにオフセット補償回路２は、
積分器４と、アナログ加算器５とから構成される。第２
図（ａ）〜（ｄ）は第１図の各部の信号ａ −ｄの波形
を示す。このような構成の従来のオフセット補償回路２
は、一般的に精度が悪いうえ、非較的大きな積分器の時
定数が必要であるためＬＳＩでは構成しにくい。また、
一般に、２線式デジタル加入者線伝送装置の線路等化器
１にはスイッチドキャパシタフィルタ（ＳＣＦ）を用い
ており、容量値を切替えることにより利得の制御を行う
が、このとき、利得は時間軸上で不連続に変化し、同時
にオフセットも、第２図（ｂ）に示すように、不連続に
変化する。さらに、装置の低消費電力化を図るため、送
信時に等比容１を構成する演算増幅器をパワーダウン（
演算増幅器内の定電流源を非動作状態にすることにより
、増幅動作を停止し、消費電力を少なくする）させるこ
とが行われるが、従来のオフセット補償回路は積分器４
へのオフセット電圧の蓄積に多くの時間を要し、この間
は演算増幅器のパワーダウンを行うことができず、低消
費′電力比には不向きであるという欠点がある。
タル加入者線伝送装置の受信部を示すブロック図であり
、線路等化器１と、オフセット補償回路２と、識別回路
３とから構成される。さらにオフセット補償回路２は、
積分器４と、アナログ加算器５とから構成される。第２
図（ａ）〜（ｄ）は第１図の各部の信号ａ −ｄの波形
を示す。このような構成の従来のオフセット補償回路２
は、一般的に精度が悪いうえ、非較的大きな積分器の時
定数が必要であるためＬＳＩでは構成しにくい。また、
一般に、２線式デジタル加入者線伝送装置の線路等化器
１にはスイッチドキャパシタフィルタ（ＳＣＦ）を用い
ており、容量値を切替えることにより利得の制御を行う
が、このとき、利得は時間軸上で不連続に変化し、同時
にオフセットも、第２図（ｂ）に示すように、不連続に
変化する。さらに、装置の低消費電力化を図るため、送
信時に等比容１を構成する演算増幅器をパワーダウン（
演算増幅器内の定電流源を非動作状態にすることにより
、増幅動作を停止し、消費電力を少なくする）させるこ
とが行われるが、従来のオフセット補償回路は積分器４
へのオフセット電圧の蓄積に多くの時間を要し、この間
は演算増幅器のパワーダウンを行うことができず、低消
費′電力比には不向きであるという欠点がある。
本発明の目的は上述の欠点を除去したオフセット補償回
路を提供することにある。
路を提供することにある。
本発明の回路は、前段の回路で生じるオフセット電圧を
相殺するオフセット補償回路において、第１の制御信号
に応答して前記前段の回路のオフセット電圧を予め定め
た時間だけサンプリングしこのサンプリングした電圧を
該予め定めた時間経過後も保持するサンプルホールド手
段と、前記前段の回路から出力される出力信号から前記
サンプルホールド手段に保持された電圧を差し引くアナ
ログ加算手段とを備えている。
相殺するオフセット補償回路において、第１の制御信号
に応答して前記前段の回路のオフセット電圧を予め定め
た時間だけサンプリングしこのサンプリングした電圧を
該予め定めた時間経過後も保持するサンプルホールド手
段と、前記前段の回路から出力される出力信号から前記
サンプルホールド手段に保持された電圧を差し引くアナ
ログ加算手段とを備えている。
次に本発明について図面を参照して詳細に説明する。
第３図は本発明の一実施例を示すブロック図である。第
３図において、本実施例は、サンプルアンドホールド回
路６と、アナログ加算器７とから構成される。サンプル
アンドホールド回路６は入力信号ｆが存在しないときに
サンプリングを行い、オフセット量を蓄積する。オフセ
ットを持った入力信号ｆが到来すると、アナログ加算器
７にょシ、この信号からサンプルアンドホールド回路６
に蓄積されたオフセット量が差し引かれ、出力にはオフ
セットを含まない信号ｇが得られる。
３図において、本実施例は、サンプルアンドホールド回
路６と、アナログ加算器７とから構成される。サンプル
アンドホールド回路６は入力信号ｆが存在しないときに
サンプリングを行い、オフセット量を蓄積する。オフセ
ットを持った入力信号ｆが到来すると、アナログ加算器
７にょシ、この信号からサンプルアンドホールド回路６
に蓄積されたオフセット量が差し引かれ、出力にはオフ
セットを含まない信号ｇが得られる。
第４図は本実施例を用いた２線式デジタル加入者線伝送
装置の受信部を示すブロック図である。
装置の受信部を示すブロック図である。
本受信部は、線路等化器８と、受信データの識別回路１
０と、本発明のオフセット補償回路１１と、スイッチＳ
ｌ とから構成される。オフセット補償回路１１は、演
算増幅器９と、スイッチＳ、およびＳ、と、キャパシタ
ＣＩ及びＣ１とから構成される。第５図（ａ）〜（ｅ）
はそれぞれ第４図の各部の信示すようなバースト信号り
が送られてくる。入力信号りはスイッチＳ、を介して線
路等化器８に与えられ、線路等化が行われる。また、線
路等化器８に用いられている演算増幅器はパワーダウン
信号１が低レベルのときにパワーダウンされる。等化出
力信号Ｊは線路等化器８で発生するオフセットを含んで
いる。このオフセットを含んだ等化出力信号ｊはオフセ
ット補償回路１１に与えられる。
０と、本発明のオフセット補償回路１１と、スイッチＳ
ｌ とから構成される。オフセット補償回路１１は、演
算増幅器９と、スイッチＳ、およびＳ、と、キャパシタ
ＣＩ及びＣ１とから構成される。第５図（ａ）〜（ｅ）
はそれぞれ第４図の各部の信示すようなバースト信号り
が送られてくる。入力信号りはスイッチＳ、を介して線
路等化器８に与えられ、線路等化が行われる。また、線
路等化器８に用いられている演算増幅器はパワーダウン
信号１が低レベルのときにパワーダウンされる。等化出
力信号Ｊは線路等化器８で発生するオフセットを含んで
いる。このオフセットを含んだ等化出力信号ｊはオフセ
ット補償回路１１に与えられる。
このオフセット補償回路１１は、第３図に示したサンプ
ルアンドホールド回路６とアナログ加算器７とを一つの
演算増幅器で構成したものであり、オフセットキャンセ
ル信号ｋが高レベルのとき、キャパシタＣ１およびＣ１
にオフセラｌの蓄積を行う。第４図のスイッチ８１〜Ｓ
、の状態はオフセットキャンセル信号ｋが低レベルのと
きの状態を示しており、信号ｋが高レベルになると各ス
イッチは図中の矢印方向に切換わる。信号ｋが高レベル
のとき、オフセット補償回路への入力信号ｊは線路等比
容８で生じるオフセット電圧だけとなる。
ルアンドホールド回路６とアナログ加算器７とを一つの
演算増幅器で構成したものであり、オフセットキャンセ
ル信号ｋが高レベルのとき、キャパシタＣ１およびＣ１
にオフセラｌの蓄積を行う。第４図のスイッチ８１〜Ｓ
、の状態はオフセットキャンセル信号ｋが低レベルのと
きの状態を示しており、信号ｋが高レベルになると各ス
イッチは図中の矢印方向に切換わる。信号ｋが高レベル
のとき、オフセット補償回路への入力信号ｊは線路等比
容８で生じるオフセット電圧だけとなる。
今、線路等化器８で発生するオフセット電圧なＶＥＱＬ
、演算増幅器９で発生するオフセットをＶＡＭＰ。
、演算増幅器９で発生するオフセットをＶＡＭＰ。
キャパシタＣＩおよびＣ１に蓄積される電圧をそれぞれ
ＶＣ，およびｖｃ、とすると、 Ｖｃ、 ＝ＶＥＱＬ −ＶＡＭｐ ・旧旧用・・・・１
ｌ）ＶＣｔ ＝ＶＡＭＰ ・・川・・・・・・・・・・
・・印用・（２）となる。
ＶＣ，およびｖｃ、とすると、 Ｖｃ、 ＝ＶＥＱＬ −ＶＡＭｐ ・旧旧用・・・・１
ｌ）ＶＣｔ ＝ＶＡＭＰ ・・川・・・・・・・・・・
・・印用・（２）となる。
次に、信号ｋが低レベルになったときのオフセット補償
回路の出力信号ｅの直流電圧成分なＶｌとすると、 Ｖｌ ＝ＶＥＱＬ（Ｖｃ＋ ＋Ｖｃｔ ）＝ ＶＥＱＬ
−（ＶｘＱＬ−ＶＡＭＰ 十ＶＡＭＰ ） ＝Ｏ・・
＝（３）となり、オフセット補償回路１１の出力信号ｌ
の直流電圧成分はＯとなる。従って、オフセット補償が
行われたことになる。ここで、オフセットキャンセル信
号には、第５図に示すようにパワーダウン信号ｉが高レ
ベル（パワーダウン解除）になゐ っでからバースト信号ｋを受信するまで間だけ高レベル
となシ、オフセット量の蓄積を行う。このオフセット量
を蓄積するのに要する時間ｔ、はスイッチのオン抵抗と
容量値による時定数で決まる。
回路の出力信号ｅの直流電圧成分なＶｌとすると、 Ｖｌ ＝ＶＥＱＬ（Ｖｃ＋ ＋Ｖｃｔ ）＝ ＶＥＱＬ
−（ＶｘＱＬ−ＶＡＭＰ 十ＶＡＭＰ ） ＝Ｏ・・
＝（３）となり、オフセット補償回路１１の出力信号ｌ
の直流電圧成分はＯとなる。従って、オフセット補償が
行われたことになる。ここで、オフセットキャンセル信
号には、第５図に示すようにパワーダウン信号ｉが高レ
ベル（パワーダウン解除）になゐ っでからバースト信号ｋを受信するまで間だけ高レベル
となシ、オフセット量の蓄積を行う。このオフセット量
を蓄積するのに要する時間ｔ、はスイッチのオン抵抗と
容量値による時定数で決まる。
例えば、スイッチのオン抵抗を１０（ｋΩ入容量を１ｏ
（ＰＦ’）とすると時定数は０．１ （、ｕｓｅｃ ）
となり、オフセット量蓄積時間ｔ、はｌ （、ｕｓｅｃ
）程度にとれば十分である。これに対して、バースト信
号りの周期は一般的にミリ秒（ｍｓ）のオーダであるの
で、オフセットＭｌを蓄積するのに要する時間はバース
ト信号周期に比べて十分短かい。従って、送信時間のう
ちのほとんどの時間、受信部をパワーダウンすることが
できる。
（ＰＦ’）とすると時定数は０．１ （、ｕｓｅｃ ）
となり、オフセット量蓄積時間ｔ、はｌ （、ｕｓｅｃ
）程度にとれば十分である。これに対して、バースト信
号りの周期は一般的にミリ秒（ｍｓ）のオーダであるの
で、オフセットＭｌを蓄積するのに要する時間はバース
ト信号周期に比べて十分短かい。従って、送信時間のう
ちのほとんどの時間、受信部をパワーダウンすることが
できる。
また、一般に、線路等化器８はスイノチドキャパシタフ
ィルタ（ＳＣＦ）により構成され、等化係数の切替えは
容量値を切替えることにより行う。
ィルタ（ＳＣＦ）により構成され、等化係数の切替えは
容量値を切替えることにより行う。
このとき、等比容のオフセットは不連続に変化するが、
送信時すなわち信号ｉの立上り時にこの切替え動作を行
うことにより、パワーダウン解除と同時に新しいオフセ
ット量を蓄積するので、オフセット量の変動に対しても
完全なオフセット補償を行える。さらに、オフセット蓄
積時に線路等化器の入力は接地されるので、外部雑音の
影響が少なく、精度の高いオフセット補償が可能である
。
送信時すなわち信号ｉの立上り時にこの切替え動作を行
うことにより、パワーダウン解除と同時に新しいオフセ
ット量を蓄積するので、オフセット量の変動に対しても
完全なオフセット補償を行える。さらに、オフセット蓄
積時に線路等化器の入力は接地されるので、外部雑音の
影響が少なく、精度の高いオフセット補償が可能である
。
以上、本発明には、回路のＬＳＩ化、オフセットの蓄積
時間の短縮、補償精度の向上および消費電力の低減を達
成できるという効果がある。
時間の短縮、補償精度の向上および消費電力の低減を達
成できるという効果がある。
【図面の簡単な説明】
第１図は従来のオフセット補償囲路を用いた２線式デジ
タル加入者線伝送装置の受信部を示すブロック図、第２
図（ａ）〜（ｄ）は第１図の各部の信号の波形を示す図
、第３図は本発明の一実施例を示すブロック図、第４図
は本発明の一実施例を用いた２線式デジタル加入者線伝
送装置の受信部を示すブロック図および第５図（ａ）〜
（ｅ）は第４図の各部の信号の波形を示す図である。 図において、１・・・・・・線路等化器、２・・・・・
・オフセット補償回路、３・・・・・・識別回路、４・
・・・・・積分器、５・・・・・・アナログ加算器、６
・・・・・・サンプルホールド回路、７・・・・・・ア
ナログ加算器、８・・・・・・線路等化器、９・・・・
・・演算増幅器、１０・・・・・・識別回路、１１・・
・・・・オフセット補償回路、Ｓ、−Ｓ、・・・・・・
スイッチ、Ｃ８〜Ｃ３・・・・・・キャパシタ。
タル加入者線伝送装置の受信部を示すブロック図、第２
図（ａ）〜（ｄ）は第１図の各部の信号の波形を示す図
、第３図は本発明の一実施例を示すブロック図、第４図
は本発明の一実施例を用いた２線式デジタル加入者線伝
送装置の受信部を示すブロック図および第５図（ａ）〜
（ｅ）は第４図の各部の信号の波形を示す図である。 図において、１・・・・・・線路等化器、２・・・・・
・オフセット補償回路、３・・・・・・識別回路、４・
・・・・・積分器、５・・・・・・アナログ加算器、６
・・・・・・サンプルホールド回路、７・・・・・・ア
ナログ加算器、８・・・・・・線路等化器、９・・・・
・・演算増幅器、１０・・・・・・識別回路、１１・・
・・・・オフセット補償回路、Ｓ、−Ｓ、・・・・・・
スイッチ、Ｃ８〜Ｃ３・・・・・・キャパシタ。
Claims (1)
- 前段の回路で生じるオフセット電圧を相殺するオフセッ
ト補償回路において、第１の制御信号に応答して前記前
段の回路のオフセット電圧を予め定めた時間だけサンプ
リングしこのサンプリングした電圧を該予め定めた時間
経過後も保持するサンプルホールド手段と、前記前段の
回路から出力される出力信号から前記ホールド手段に保
持された電圧を差し引くアナログ加算手段とを備えたこ
とを特徴とするオフセット補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188214A JPS6080348A (ja) | 1983-10-07 | 1983-10-07 | オフセツト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188214A JPS6080348A (ja) | 1983-10-07 | 1983-10-07 | オフセツト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080348A true JPS6080348A (ja) | 1985-05-08 |
| JPH0320097B2 JPH0320097B2 (ja) | 1991-03-18 |
Family
ID=16219762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188214A Granted JPS6080348A (ja) | 1983-10-07 | 1983-10-07 | オフセツト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274454A (ja) * | 1985-05-29 | 1986-12-04 | Nippon Telegr & Teleph Corp <Ntt> | 直流ドリフト補償回路 |
| JP2007259132A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Works Ltd | 受信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155040A (en) * | 1976-06-18 | 1977-12-23 | Toyo Communication Equip | Waveform regenerative circuit |
| JPS55110427A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Clamp circuit |
-
1983
- 1983-10-07 JP JP58188214A patent/JPS6080348A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155040A (en) * | 1976-06-18 | 1977-12-23 | Toyo Communication Equip | Waveform regenerative circuit |
| JPS55110427A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Clamp circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274454A (ja) * | 1985-05-29 | 1986-12-04 | Nippon Telegr & Teleph Corp <Ntt> | 直流ドリフト補償回路 |
| JP2007259132A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Works Ltd | 受信装置 |
| JP4692346B2 (ja) * | 2006-03-23 | 2011-06-01 | パナソニック電工株式会社 | 受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320097B2 (ja) | 1991-03-18 |
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